設(shè)計中通常采用數(shù)字鎖相頻率合成法，其基本結(jié)構(gòu)由參考時鐘fr、VCO(壓控振蕩器)、程序分頻器(÷N)、PD(鑒相器)、LPF等組成。見圖3。

　　當PLL達到穩(wěn)定狀態(tài)后，若輸入信號為一固定頻率的正弦波，則VCO的輸出信號頻率經(jīng)程序分頻器分頻后與輸入信號頻率相等，它們之間的相位差為一常值。這種狀態(tài)為環(huán)路的鎖定狀態(tài)。此時有：

　　3 基于DDS的頻率合成器的設(shè)計

　　3.1 電臺整機方案

　　該電臺工作頻率范圍為2 MHz～500 MHz，具有調(diào)頻、調(diào)幅(包括單邊帶)、調(diào)相(QPSK)等功能，還可工作于跳擴頻方式。在短波頻段(2 MHz～30 MHz)要求調(diào)諧間隔為10 Hz，其余頻段為100 Hz。設(shè)計中采用二次變頻方案，第一中頻取160MHz，第二中頻取10.7 MHz。當然，對于160 MHz附近頻段，只采用一次變頻至10.7 MHz。第二中頻以下采用數(shù)字化處理。簡化原理框圖如圖4所示。

　　3.2 頻率合成器方案

　　頻率合成器須輸出第一本振、第二本振兩路信號。第二本振為固定頻率170.7 MHz，選用ADF4001 PLL電路，參考時鐘采用14.4 MHz溫度補償晶體振蕩器，環(huán)路鑒相頻率100 kHz。第一本振信號是由14.4 MHzTCXO(溫度補償晶體振蕩器)經(jīng)DDS頻率合成器(選用AD9851)產(chǎn)生參考信號，再由PLL電路鎖定在工作頻率上。原理框圖如圖5所示。

　　3.2.1 器件的選擇

　　選用Analog Devices公司的DDS芯片AD9851，該芯片的最高工作時鐘為180 MHz，內(nèi)部除了完整的高速DDS外，還集成了時鐘6倍頻器和一個高速比較器。本方案使用14.4 MHz TCXO，經(jīng)6倍頻器產(chǎn)生86.4 MHz參考時鐘頻率，DDS輸出的頻率分辨率為：

　　PLL選用National Semiconductor公司的雙頻率合成器電路LMX2335，其最高工作頻率1.1 GHz。

　　3.2.2 工作頻率計算

　　以短波頻段(2 MHz～30 MHz)為例，第一本振輸出頻率為：

　　考慮到環(huán)路的鎖定時間，LMX2335的鑒相頻率取200 kHz左右，對于較大范圍調(diào)整頻率，可改變LMX233的程序分頻數(shù)N，例如：162 MHz～172 MHz，N取14×60=840;172 MHz～182 MHz，N取15×60=900;182 MHz～190 MHz，N取16×60=960。LMX233的參考分頻數(shù)R固定為60。DDS輸出頻率控制在11 MHz～13 MHz，可在小范圍內(nèi)調(diào)整PLL的輸出頻率。下面以輸出162 MHz為例說明DDS頻率控制字K的算法。

　　DDS輸出頻率為：

　　頻率控制字K為：

　　在162 MHz～172 MHz頻率范圍內(nèi)，頻率誤差=0.020 116 567×14≈0.28 Hz。

　　3.2.3 應(yīng)注意的問題

　　DDS的輸出應(yīng)經(jīng)過一中心頻率為12 MHz、帶寬為2 MHz的帶通濾波器。具體設(shè)計可使用Agilent ADS軟件。該電路是高速數(shù)?；旌想娐罚谥谱饔≈齐娐钒鍟r，一定要注意數(shù)模干擾問題。為此，印制電路板一定要使用4層板。在進行電路布局時，將數(shù)字部分和模擬部分分開;將電源層分為數(shù)字電源和模擬電源;將地層分為數(shù)字地和模擬地。每個有源器件的電源都要加去耦電容，并且盡可能地靠近電源輸入處，以幫助濾除高頻噪聲。

　　4 結(jié)束語

　　目前頻率合成技術(shù)主要有直接頻率合成、PLL頻率合成、DDS這3種形式。由于PLL方式的頻率合成器存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，而DDS方式的輸出帶寬又有限，因此在設(shè)計工作頻率寬、調(diào)協(xié)精度高的頻率合成器時，這兩種方式均不能滿足技術(shù)要求。但是，采用DDS+PLL方式，可以滿足高精度和寬頻帶的需要，其實現(xiàn)的難點是如何提高合成器輸出頻譜純度。在實際印制電路板制作中，DDS的良好接地和合理布線非常有助于系統(tǒng)設(shè)計的實現(xiàn)。