1 引言

　　ESD(Electric Static Discharge)保護結(jié)構(gòu)的有效設(shè)計是CMOS集成電路可靠性設(shè)計的重要任務(wù)之一，其ESD結(jié)構(gòu)與工藝技術(shù)、特征尺寸密切相關(guān)，隨著IC工藝技術(shù)的進一步發(fā)展，特征尺寸越來越小，管子的柵氧層厚度越來越薄，芯片的面積規(guī)模越來越大，而外圍的使用環(huán)境并未改變，因此ESD的失效問題面臨越來越嚴峻的考驗，在亞微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亞微米超大規(guī)模CMOS IC設(shè)計中，通常有Silicide 或Salicide技術(shù)，這些技術(shù)的使用有助于提高電路的速度、集成度、可靠性等，但這些技術(shù)對電路的抗ESD性能極為不利，降低了ESD可靠度。在亞微米以下的電路設(shè)計中，需要對電路進行全芯片的ESD保護結(jié)構(gòu)的設(shè)計。如何使全芯片有效面積盡可能小、ESD性能可靠性滿足要求且不需要增加額外的工藝步驟成為全芯片設(shè)計者的主要考慮的問題。

　　2 電路實例

　　電路為鍵盤編碼控制電路，采用0.5μm-0.6μm SPSM CMOS阱工藝，工作電壓為3V、5V，除ROM外集成度約5000門，面積為2.0×1.5mm2，一共有39個PAD，其中I/O引腳36個，一個時鐘振蕩輸入腳，一個VDD，一個VSS。PAD排列如圖1所示。

?

　　I/O口的保護結(jié)構(gòu)為Finger型MOS輸出管及GGNMOS管，VDD與VSSPAD旁邊各有一個VDD-VSS電壓鉗位保護電路，邏輯結(jié)構(gòu)如圖2。該結(jié)構(gòu)在電路正常上電工作時，N1管作為一個VDD與VSS之間的反向二極管，而在ESD發(fā)生時，N1管開啟，作為ESD瞬時低阻抗大電流泄放通道，VDD與VSS之間的電壓則被鉗位，從而起到保護內(nèi)部電路的作用。該結(jié)構(gòu)又稱為ESD瞬態(tài)檢測電壓電路，其中R是由N阱電阻構(gòu)成，C為MOS電容。

?

　　用ESD模型之一的人體模型工業(yè)測試標準HBMMIL-STD-883C method 3015.7對其進行ESD打擊實驗。

　　結(jié)果在I/O-VDD、I/O-VSS、I/O-I/O模式下，其抗擊電壓可達到4kV以上，但在VDD-VSS模式下，只能達到750V，在1kV時，電源與地短路從而造成整個電路失效。

　　初步分析的結(jié)果為，電源與地之間的保護結(jié)構(gòu)如圖2，在版圖的設(shè)計上有薄弱環(huán)節(jié)，使該結(jié)構(gòu)自身的健壯性級差，從而影響了整個電路的ESD性能。

　　為了驗證這一想法并找到改進的辦法，對該電路做了下述實驗。

　　首先，對電路做液晶分析實驗，即在電路上滴上幾滴特殊的化學物質(zhì)(具有流動性)，然后在VDD與VSS的管腳灌入大電流，該化學液體聚集在VDD與VSS通路上電流最集中處，從而找到了擊穿點。該擊穿點就在VDDPAD附近，見圖3中畫圈的地方。

?

　　然后，對該電路進一步做了FIB實驗，即用激光把電路中該結(jié)構(gòu)去掉，再做ESD打擊實驗，ESD結(jié)果顯示：VDD-VSS模式下，ESD抗擊電壓超過5kV，但I/O-VDD、I/O-VSS、I/O-I/O模式下最差的只能達到1.3kV電路就短路失效了。

　　所以，從本電路的ESD實驗結(jié)果及所做的實驗分析可得到：

　　(1)電路中，VDD-VSS電壓鉗位保護結(jié)構(gòu)對提高整個電路的ESD性能非常必要，不能輕易去掉。

　　(2)該結(jié)構(gòu)自身必須要有一定的健壯性，所以該結(jié)構(gòu)中各器件的設(shè)計尺寸及版圖設(shè)計規(guī)則非常重要。

　　下面將進一步探討在亞微米CMOS IC ESD結(jié)構(gòu)的設(shè)計中，VDD-VSS電壓鉗位結(jié)構(gòu)的有效設(shè)計。

　　在HBM(Human Body Model)模型中，主要包含三種ESD的打擊方案：

　　(1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

　　幾種方式相對獨立也相互影響，其中I/O-VDD/VSS模式下主要利用每個I/O口對VDD、VSS直接的保護結(jié)構(gòu)，通常放置在每個I/O PAD的兩側(cè)，如一對簡單的二極管，F(xiàn)inger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)場管、SCR或幾個結(jié)構(gòu)的組合等，主要利用晶體管的Snap back-down驟回崩潰區(qū)對電壓進行鉗位，見圖4，其中PS-mode及ND-mode模式下電路易損壞;I/O-I/O及VDD-VSS模式則與VDD、VSS間直接的ESD保護結(jié)構(gòu)的設(shè)備及全芯片的ESD保護結(jié)構(gòu)設(shè)計極為相關(guān)。特別是全芯片VDD、VSS間直接有效的ESD低阻抗大電流泄放通道的設(shè)計能有效提高電路的整體抗ESD性能，關(guān)于全芯片的ESD結(jié)構(gòu)設(shè)計將在文章的最后予以簡單的闡述。

?