電源排序是設(shè)計(jì)現(xiàn)場(chǎng)可編程門(mén)陣列 （FPGA） 電源設(shè)計(jì)時(shí)需要考慮的一個(gè)重要方面。通常 FPGA 供應(yīng)商會(huì)指定電源排序要求，因?yàn)榭梢杂?3 到 10 多個(gè)電源軌為 FPGA 供電。

通過(guò)遵循推薦的電源順序，可以避免在啟動(dòng)期間消耗過(guò)多的電流，從而防止損壞您的設(shè)備。可以通過(guò)多種方式對(duì)系統(tǒng)中的電源進(jìn)行排序。本文詳細(xì)闡述了可以根據(jù)系統(tǒng)所需的復(fù)雜程度實(shí)施的不同排序解決方案。

測(cè)序解決方案

排序解決方案包括：

1. 將 PGOOD 引腳級(jí)聯(lián)到使能引腳

2. 使用復(fù)位 IC 進(jìn)行排序

3. 模擬上/下排序器

4. 具有 PMBus 接口的數(shù)字系統(tǒng)運(yùn)行狀況監(jiān)視器

1. 將 PGOOD 管腳級(jí)聯(lián)成使能管腳

實(shí)現(xiàn)排序的一種基本且經(jīng)濟(jì)高效的方法是將一個(gè)電源的電源正常 （PG） 引腳級(jí)聯(lián)到下一個(gè)順序電源的使能 （EN） 引腳（圖 1）。當(dāng)達(dá)到 PG 閾值時(shí)，第二個(gè)電源開(kāi)始打開(kāi)，通常是在電源達(dá)到其最終值的 90% 時(shí)。這種方法提供了一種低成本的方法，但您無(wú)法控制掉電順序或調(diào)整時(shí)序。在 EN 引腳上添加一個(gè)電容器可以讓您靈活地在各個(gè)階段之間引入時(shí)序延遲。然而，這種方法在溫度變化和重復(fù)電源循環(huán)期間不可靠，并且仍然不能支持掉電排序。

圖 1：將 PGOOD 引腳級(jí)聯(lián)到使能引腳。

2. 使用復(fù)位 IC 進(jìn)行排序

上電排序要考慮的另一個(gè)簡(jiǎn)單選項(xiàng)是具有時(shí)間延遲的復(fù)位 IC。使用此選項(xiàng)，復(fù)位 IC 以嚴(yán)格的閾值限制監(jiān)控電源軌。一旦電源軌處于其最終值的 3% 以內(nèi)，復(fù)位 IC 就會(huì)進(jìn)入解決方案定義的等待期，然后再為下一個(gè)軌上電。等待周期可以使用 EEPROM 編程到復(fù)位 IC 中，也可以由外部電容器設(shè)置。您可以使用多通道復(fù)位 IC 為 FPGA 解決方案的不同電源軌供電（圖 2）。使用復(fù)位 IC 進(jìn)行上電排序的優(yōu)勢(shì)在于解決方案受到監(jiān)控，這有助于在釋放下一個(gè)電源軌之前確認(rèn)前一個(gè)電源軌處于調(diào)節(jié)范圍內(nèi)，而無(wú)需電源轉(zhuǎn)換器上的 PGOOD 引腳。

圖 2：多輸出復(fù)位 IC 框圖。

3. 模擬上/下音序器

實(shí)施上電排序比實(shí)施斷電排序更容易。為了實(shí)現(xiàn)上電和斷電排序，有簡(jiǎn)單的模擬排序器（圖 3）可以反轉(zhuǎn)甚至混合相對(duì)于上電序列的斷電序列。上電后，所有標(biāo)志都保持低電平，直到 EN 被拉高。EN 置位后，每個(gè)標(biāo)志在內(nèi)部定時(shí)器結(jié)束后依次變?yōu)槁O開(kāi)路（需要上拉電阻）。斷電順序與上電相同，但順序相反。

圖 3：模擬升/降序列器的實(shí)現(xiàn)。

級(jí)聯(lián)多個(gè)音序器

定序器可以級(jí)聯(lián)在一起，以支持與您的系統(tǒng)一樣多的電源軌，并在啟用信號(hào)之間提供固定和可調(diào)節(jié)的延遲時(shí)間。在圖 4 中，兩個(gè)定序器級(jí)聯(lián)在一起以實(shí)現(xiàn)六個(gè)定序軌。上電后，與門(mén)確保第二個(gè)定序器在接收到 EN 信號(hào)且軌 C 已觸發(fā)之前不會(huì)觸發(fā)。斷電時(shí)，與門(mén)確保第二個(gè)定序器看到 EN 下降沿，而與輸出 C 無(wú)關(guān)。或門(mén)確保第一個(gè)定序器在 EN 上升沿觸發(fā)時(shí)打開(kāi)。斷電后，它確保第一個(gè)定序器在 D 下降之前看不到 EN 下降沿。這保證了上電和斷電順序，但不提供受監(jiān)控的順序。

圖 4：級(jí)聯(lián)多個(gè)模擬序列器。

監(jiān)控上/下排序

只需在 FlagX 輸出和前一個(gè)電源的 PG 引腳之間添加幾個(gè)與門(mén)，即可實(shí)現(xiàn)受監(jiān)控的排序（圖 5）。在所示示例中，僅當(dāng) PS1 大于其最終值的 90% 時(shí)才啟用 PS2。這種方法提供了一種低成本、受監(jiān)控的測(cè)序解決方案。

圖 5：將受監(jiān)控的排序添加到簡(jiǎn)單的基于時(shí)間的排序器中。

4.帶PMBus接口的數(shù)字系統(tǒng)健康監(jiān)測(cè)器

如果您的系統(tǒng)需要最大的靈活性，請(qǐng)使用兼容 PMBus 的數(shù)字系統(tǒng)運(yùn)行狀況監(jiān)視器。通過(guò)允許用戶配置斜坡上升/下降時(shí)間、開(kāi)/關(guān)延遲、序列依賴性，甚至電壓和電流監(jiān)控，這些為任何序列需求提供最大控制。

數(shù)字系統(tǒng)運(yùn)行狀況監(jiān)視器帶有一個(gè)圖形用戶界面 （GUI），可用于對(duì)上電和斷電排序以及其他系統(tǒng)參數(shù)進(jìn)行編程（圖 6）。一些數(shù)字系統(tǒng)運(yùn)行狀況監(jiān)視器還具有非易失性錯(cuò)誤和峰值記錄，有助于在發(fā)生斷電事件時(shí)進(jìn)行系統(tǒng)故障分析。

圖 6：使用 UCD90120A GUI 實(shí)現(xiàn)上電排序的數(shù)字化實(shí)施。

FPGA 排序要求示例

Xilinx 或 Altera 等 FPGA 供應(yīng)商在其數(shù)據(jù)表中提供了推薦或要求的上電序列，這些數(shù)據(jù)表可輕松在線訪問(wèn)。不同供應(yīng)商的排序要求各不相同，并且因供應(yīng)商的 FPGA 系列而異。他們的數(shù)據(jù)表中還列出了加速和關(guān)閉的時(shí)序要求。推薦的斷電順序通常與上電順序相反。圖 7 顯示了上電排序的示例。

圖 7： FPGA 電源邏輯序列示例。

作者：Sami Sirhan ，Sureena Gupta

審核編輯：郭婷