ATE體系結(jié)構(gòu)的并行測(cè)試開銷

　　想要進(jìn)一步說明這個(gè)問題，考慮環(huán)繞聲音頻處理器對(duì)測(cè)試時(shí)間的影響。AC3數(shù)字音頻提供6路模擬輸出：前置L/R;環(huán)繞聲L/R;中央揚(yáng)聲器和超低單揚(yáng)聲器。從模擬觀點(diǎn)，這些器件需要高動(dòng)態(tài)范圍與并行測(cè)試的結(jié)合。

　　CD品質(zhì)動(dòng)態(tài)范圍和帶寬要求更高的取樣率。采用上面的公式而以Fs=4.8KHz代之，取樣時(shí)間為10.7ms?？紤]到硬件設(shè)置、測(cè)試穩(wěn)定和其它開銷，測(cè)試時(shí)間取15ms。再考慮到10次以上的測(cè)量次數(shù)，總測(cè)試時(shí)間上升到150ms。這樣對(duì)每個(gè)位置6聲道，串行測(cè)試實(shí)施方案將需900ms。

　　4測(cè)試點(diǎn)實(shí)施方案能充分利用多個(gè)波形數(shù)字化儀并行測(cè)試的優(yōu)勢(shì)。但數(shù)據(jù)傳送在多測(cè)試點(diǎn)測(cè)試中仍是串行的，傳送開銷是要累計(jì)的。因此，即使采用4個(gè)波形數(shù)字化儀，4測(cè)試點(diǎn)測(cè)試實(shí)施方案需900ms+4×600ms=3300ms。

　　多標(biāo)準(zhǔn)無線基帶處理器

　　無線設(shè)備在同一部手機(jī)中設(shè)置了多個(gè)標(biāo)準(zhǔn)。為了支持這些標(biāo)準(zhǔn)，芯片組常常具有冗余的基帶模擬變換器和RF收發(fā)器。如在音頻環(huán)繞聲處理器中，無線基帶處理器中眾多模擬芯核對(duì)測(cè)試時(shí)間造成巨大的影響。測(cè)試這些器件的主要難題是如何在模擬測(cè)試硬件中設(shè)置充足的并行測(cè)試，以得到多測(cè)試點(diǎn)的效率。

　　基帶處理器塊由正交（I/O）發(fā)射（TX）DAC和接收（RX）ADC對(duì)組成。在2G至2.75G GSM/GPRS/EDGE技術(shù)中，載波信道間隔限于200KHz，導(dǎo)致低頻零IF。W-CDMA采用5MHz信道，對(duì)應(yīng)的帶寬較寬。

　　RX和TX路徑通常要求全動(dòng)態(tài)測(cè)試，包括信號(hào)對(duì)畸變（SND）、CIN以及XTALK。I/Q對(duì)DAC和ADC還要求增益匹配和相位匹配測(cè)試，指標(biāo)分別規(guī)定在0.1dB和3度高精度內(nèi)。在發(fā)射期間保證信道隔離的要求，導(dǎo)致對(duì)DAC進(jìn)行附加的帶外（00B）衰減的測(cè)試。鄰道功率比（ACPR）能確認(rèn)信道隔離程度，對(duì)W-CDMA用DAC，檢驗(yàn)的OOB頻率高達(dá)10MHz。

　　高清晰度視頻編碼器

　　當(dāng)前SoC器件支持多種視頻輸入標(biāo)準(zhǔn)。傳統(tǒng)的NTSC或PAL器件備有超級(jí)視頻CS-VIDEO和復(fù)合模擬輸出。支持HDTV需要3個(gè)附加輸出，來提供符合YPrPbHDTV（EIA-770.1-3）的信號(hào)。備齊上述全部輸出需用6個(gè)視頻DAC：2個(gè)用于S-Video、1個(gè)用于復(fù)合輸出、3個(gè)用于RGB。

　　雖然數(shù)字視頻標(biāo)準(zhǔn)最高要求的接口速度為74MHz，但測(cè)試DAC性能要求的模擬帶寬約為8MHz，分辨率10至12位。單個(gè)視頻DAC的典型測(cè)試項(xiàng)目包括積分非線性（INL）、微分非線性（DNL）以及SND測(cè)量。而HDTV系統(tǒng)的圖形質(zhì)量是由DAC輸出的相對(duì)精度決定的，須對(duì)輸出增益和相位匹配作附加測(cè)試。內(nèi)置數(shù)字視頻器件的總測(cè)試時(shí)間與測(cè)試可提供的并行數(shù)字化儀的數(shù)量直接相關(guān)。待測(cè)視頻DAC的數(shù)量通常在6個(gè)以上，由于缺乏測(cè)試儀資源，建立一套串行化測(cè)試方案是必不可少的。

　　并行測(cè)試方案

　　雖然降低總COT受多個(gè)變數(shù)的影響，但實(shí)施多點(diǎn)測(cè)試和并行測(cè)試來改進(jìn)吞吐率無疑是主要方法。最新一代ATE系統(tǒng)采用多端口體系結(jié)構(gòu)，支持成組的和待測(cè)器件功能相匹配的測(cè)試儀資源結(jié)構(gòu)。

　　實(shí)現(xiàn)上述目標(biāo)的兩個(gè)主要功能是每端口定時(shí)發(fā)生器和每端口序列發(fā)生器，前者與測(cè)試芯核的頻率相匹配;后者可工作在不同測(cè)試模式并自動(dòng)地執(zhí)行序列指令。每引腳多端口方案比上述方案更進(jìn)一步，將ATE系統(tǒng)的數(shù)字和模擬兩種資源的粒度細(xì)分至每個(gè)引腳 。測(cè)試典型SoC的必備的資源結(jié)構(gòu)實(shí)例包括：用作通信處理器的DSP、存儲(chǔ)器，以及與模擬IF或RF前端接口的ADC和DAC。在本場(chǎng)合，數(shù)字引腳配置成掃描模式，用來測(cè)試DSP芯核（見圖2）。

　　ADC塊需要任意波形發(fā)生器（Arb）和數(shù)字通道，數(shù)字通道處于捕獲模式來采集與分析ADC的輸出。DAC則需要多個(gè)數(shù)字通道組成的端口，用數(shù)字源存儲(chǔ)器（DSM）或波形存儲(chǔ)器段以及波形數(shù)字化儀來測(cè)試。每個(gè)端口能自動(dòng)地工作在不同的測(cè)試頻率，執(zhí)行不同的序列指令。

　　由于測(cè)試系統(tǒng)已在每個(gè)引腳基礎(chǔ)上進(jìn)行分段，通過復(fù)制測(cè)試矢量的映象和每測(cè)試點(diǎn)使用的引腳上序列，應(yīng)用軟件能自動(dòng)地管理絕大部分多測(cè)試點(diǎn)的控制。

　　并發(fā)測(cè)試是多端口測(cè)試的擴(kuò)充，讓這些芯核并行地進(jìn)行測(cè)試。當(dāng)然，器件中每個(gè)芯核應(yīng)是ATE系統(tǒng)可獨(dú)立地訪問和控制的，能獨(dú)立工作的。將每個(gè)器件芯核串行測(cè)試的純序列流修改為多個(gè)器件芯核并行測(cè)試的序列流，能大大減少測(cè)試執(zhí)行時(shí)間（圖3）。