一、加法器

　　加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。

　　在電子學(xué)中，加法器是一種數(shù)位電路，其可進(jìn)行數(shù)字的加法計(jì)算。在現(xiàn)代的電腦中，加法器存在于算術(shù)邏輯單元（ALU）之中。 加法器可以用來(lái)表示各種數(shù)值，如：BCD、加三碼，主要的加法器是以二進(jìn)制作運(yùn)算。由于負(fù)數(shù)可用二的補(bǔ)數(shù)來(lái)表示，所以加減器也就不那么必要。

　　加法器的類型

　　以單位元的加法器來(lái)說(shuō)，有兩種基本的類型：半加器和全加器，半加器有兩個(gè)輸入和兩個(gè)輸出，輸入可以標(biāo)識(shí)為 A、B 或 X、Y，輸出通常標(biāo)識(shí)為合 S 和進(jìn)制 C。A 和 B 經(jīng) XOR 運(yùn)算后即為 S，經(jīng) AND 運(yùn)算后即為 C。

　　全加器引入了進(jìn)制值的輸入，以計(jì)算較大的數(shù)。為區(qū)分全加器的兩個(gè)進(jìn)制線，在輸入端的記作 Ci 或 Cin，在輸出端的則記作 Co 或 Cout。半加器簡(jiǎn)寫為 H.A.，全加器簡(jiǎn)寫為 F.A.。

　　半加器：半加器的電路圖半加器有兩個(gè)二進(jìn)制的輸入，其將輸入的值相加，并輸出結(jié)果到和（Sum）和進(jìn)制（Carry）。半加器雖能產(chǎn)生進(jìn)制值，但半加器本身并不能處理進(jìn)制值。

　　全加器：全加器三個(gè)二進(jìn)制的輸入，其中一個(gè)是進(jìn)制值的輸入，所以全加器可以處理進(jìn)制值。全加器可以用兩個(gè)半加器組合而成。

　　注意，進(jìn)制輸出端的最末個(gè)OR閘，也可用XOR閘來(lái)代替，且無(wú)需更改其余的部分。因?yàn)?OR 閘和 XOR 閘只有當(dāng)輸入皆為 1 時(shí)才有差別，而這個(gè)可能性已不存在。

　　二、加法器電路原理圖圖解

　　在計(jì)數(shù)體制中，通常用的是十進(jìn)制，它有0，1，2，3，…，9十個(gè)數(shù)碼，用它們來(lái)組成一個(gè)數(shù)。但在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài)（1態(tài)和0態(tài)）和數(shù)碼對(duì)應(yīng)起來(lái)，采用二進(jìn)制較為方便，二進(jìn)制只有0和1兩個(gè)數(shù)碼。

　　十進(jìn)制是以10為底數(shù)的計(jì)數(shù)體制，例如

　　二進(jìn)制是以2為底數(shù)的計(jì)數(shù)體制，例如

　　二進(jìn)制數(shù)11011相當(dāng)于十進(jìn)制數(shù)27。

　　二進(jìn)制加法器是數(shù)字電路的基本部件之一。二進(jìn)制加法運(yùn)算同邏輯加法運(yùn)算的含義是不同的。前者是數(shù)的運(yùn)算，而后者表示邏輯關(guān)系。二進(jìn)制加法是“逢二進(jìn)一”，即1+1=10，而邏輯加則為1+1=1。

　　1、半加器

　　所謂“半加”，就是只求本位的和，暫不管低位送來(lái)的進(jìn)位數(shù)。半加器的邏輯狀態(tài)表見(jiàn)表1。

　　其中，A和B是相加的兩個(gè)數(shù)，S是半加和數(shù)，C是進(jìn)位數(shù)。

　　由邏輯狀態(tài)表可寫出邏輯式：

　　并由此畫出圖1（a）的邏輯圖。圖1（b）是半加器的邏輯符號(hào)。

　　2、全加器

　　當(dāng)多位數(shù)相加時(shí)，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位的相加有兩個(gè)待加數(shù)，還有一個(gè)來(lái)自低位送來(lái)的進(jìn)位數(shù)。這三個(gè)數(shù)相加，得出本位和數(shù)（全加和數(shù)）和進(jìn)位數(shù)，這就是“全加”，表2是全加器的邏輯狀態(tài)表。

　　全加器可用兩個(gè)半加器和一個(gè)或門組成，如圖2（a）所示。在第一個(gè)半加器中相加，得出的結(jié)果再和在第二個(gè)半加器中相加，即得出全加和。兩個(gè)半加器的進(jìn)位數(shù)通過(guò)或門輸出作為本位的進(jìn)位數(shù)。圖2（b）是全加器的邏輯符號(hào)。

　　例1、用4個(gè)全加器組成一個(gè)邏輯電路以實(shí)現(xiàn)兩個(gè)4位的二進(jìn)制數(shù)A—1101（十進(jìn)制為13）和B—1011（十進(jìn)制為11）的加法運(yùn)算。

　　解：

　　邏輯電路如圖3所示，和數(shù)是S—11000（十進(jìn)制數(shù)為24）。根據(jù)全加器的邏輯狀態(tài)表自行分析。

　　這種全加器的任意一位的加法運(yùn)算，都必須等到低位加法完成送來(lái)進(jìn)位時(shí)才能進(jìn)行。這種進(jìn)位方式稱為串行進(jìn)位，它的缺點(diǎn)是運(yùn)算速度慢，但其電路比較簡(jiǎn)單，因此在對(duì)運(yùn)算速度要求不高的設(shè)備中，仍不失為一種可取的全加器。T692集成加法器就是這種串行加法器。

　　三、加法器內(nèi)部電路圖

　　四、加法器內(nèi)部原理圖