采用低成本PCB（印刷電路板），幾個小時內(nèi)就可以很容易用幾乎任何CAD軟件（甚至免費(fèi)軟件）設(shè)計出一塊電路板。只需兩天時間，在自己的案頭就能完成原型板。很多軟件包都有不錯的設(shè)計規(guī)則，大多數(shù)PCB制造商可以制作出低至0.006 英寸線寬和線距。

這種精度對低頻電路沒有一點問題，但RF電路一般需要50Ω的走線才能正常運(yùn)行。部件體積越來越小，但物理定律不會改變。因此， 今天0.062英寸厚原型板上的一根微帶走線尺寸為0.11英寸寬，而30年前也是0.11英寸。但很多SMT（表面組裝技術(shù)）元件都要比其前代元件小得多，因此，用于RF原型的低成本雙面板似乎不適合于今天的小型SMT元件。

采用一種CPWG（接地共面波導(dǎo)）結(jié)構(gòu)，可以在PCB上制作出50Ω的RF走線。CPWG結(jié)構(gòu)可以制作出所需要的走線，其寬度小于微帶結(jié)構(gòu)的走線。

將頂層板上的一塊接地銅箔靠近一個微帶線，就增加了微帶結(jié)構(gòu)的電容。為做到補(bǔ)償并將整個結(jié)構(gòu)保持在50Ω，必須降低中心走線寬度到某點，使之有更高電感。

如何設(shè)計出低成本和快速PCB工藝的CPWG結(jié)構(gòu)？網(wǎng)上可以找到很多CPWG計算器，但當(dāng)?shù)貙娱g距小于約走線寬度的30%？50%時，這些計算器就會失效，因為電路板上銅箔走線的高度成為了一個顯著因素。它增加的電容超過了計算器的假設(shè)值。因此，這些計算器設(shè)計的走線有過高的電容，使之阻抗降低到50Ω以下。這些公式可回溯到很多年前的IC設(shè)計。

很多計算器中的公式已不能使用，因為今天的PCB板與IC有本質(zhì)區(qū)別。在PCB板上用窄的間距-中心線比率，正確地設(shè)計一個CPWG的最佳方式是使用一種全3維的電磁仿真器。本例提供了一些常見結(jié)構(gòu)的值。

將走線最小間距保持在6 mil，我仿真、制作和測試了一個CPWG結(jié)構(gòu)。對于常見的0.062英寸厚的FR-4 PCB材料，一根寬度為0.032英寸、間距為0.006英寸的走線最接近于50Ω。在6 GHz時，走線上的回波損耗優(yōu)于40 dB。

這種方案好于采用0.11英寸寬走線的方法，并兼容SMT元件。0603尺寸的SMT元件和常見的SMA（表面組裝組件）板邊連接器都能完美地配合這種線。圖1用做好的PCB比較了多種常見RF部件。對于焊盤尺寸大于0.032英寸走線寬度的部件，只要增加距頂層板接地面的間隙就能補(bǔ)償。例如，將距一只0805 SMT焊盤的頂層間隙增加到大約0.008英寸，并將一個1206 SMT元件焊盤的頂層間隙增加到0.012英寸，就可以防止焊盤電容過高。

為符合一般的設(shè)計規(guī)則，我在測試PCB上將銅箔從布好的電路板邊緣拉回0.01英寸。不過，這種拉回以及板邊安裝的連接器都為轉(zhuǎn)換增加了少量電感。在走線盡端的板邊連接器中間的粗管腳增加了額外電容，提供內(nèi)置的電容補(bǔ)償。將管腳截短到原長的約一半，可以獲得大致相當(dāng)?shù)碾娙?，以平衡轉(zhuǎn)換電感。

CPWG結(jié)構(gòu)需要走線下有一個實心接地層；在頂層走線下方的底層接地面上留下開口，就為結(jié)構(gòu)增加了一個不小的電感，降低了高頻性能。另外還需要用一些過孔，將頂層接地面與底層接地面“縫合”起來。這種縫合過孔的布放不要超過電路所用最高頻率波長的八分之一。注意在頻率高于10 GHz時，0.1英寸間距就能很好地工作。

縫合過孔到中心走線的間距遵守相同的間距規(guī)則。走線上可以很容易布放足夠正常工作的過孔。

如果沒有足夠的過孔，則在S21的傳輸特性中會看到一個微小但是快速的0.5dB到1dB下降，而不是隨頻率的一個線性損失斜坡。用一臺VNA（矢量網(wǎng)絡(luò)分析儀）就可以立即看到這個效應(yīng)。對測試板的測量表明，在3 GHz時損失約為0.25 dB/in，而在10 GHz時損失為1 dB/in，包括了兩個板邊連接器。

如要用窄于0.032英寸的焊盤與SMT器件或IC連接，可根據(jù)需要收窄中心導(dǎo)體，并盡可能靠近器件。如果實際的不連續(xù)性很小，那么當(dāng)頻率不是非常高時，它的作用可以忽略不計。