設(shè)計(jì)與驗(yàn)證復(fù)雜SoC中可綜合的模擬及射頻模型

設(shè)計(jì)用于SoC集成的復(fù)雜模擬及射頻模塊是一項(xiàng)艱巨任務(wù)。本文介紹的采用基于性能指標(biāo)規(guī)格來(lái)優(yōu)化設(shè)計(jì)(如PLL或ADC等)的方法，可確保產(chǎn)生可制造性的魯棒性設(shè)計(jì)。通過(guò)這樣的設(shè)計(jì)，開(kāi)發(fā)者能在保證成本效益和不超預(yù)算的前提下，高效、及時(shí)地將產(chǎn)品或器件推向市場(chǎng)。

對(duì)于當(dāng)今復(fù)雜系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)，尤其是含有復(fù)雜模塊如PLL或ADC等的設(shè)計(jì)，利用綜合平臺(tái)設(shè)計(jì)者能獲得以下好處：1) 可根據(jù)性能規(guī)格來(lái)創(chuàng)建最優(yōu)的模塊設(shè)計(jì)；2) 可對(duì)性能與設(shè)計(jì)余量空間(如芯片面積與速度之間等)之間的折衷進(jìn)行評(píng)估；

當(dāng)使用者輸入性能指標(biāo)規(guī)格時(shí)，綜合平臺(tái)通過(guò)將電路公式表示為凸出的優(yōu)化問(wèn)題，可同時(shí)對(duì)器件尺寸及布局布線綜合進(jìn)行優(yōu)化。這樣，對(duì)設(shè)計(jì)者的挑戰(zhàn)就只有通過(guò)合成來(lái)驗(yàn)證綜合過(guò)的設(shè)計(jì)是否正確，以及能否滿足所有工作條件下的預(yù)期性能需求，而不必對(duì)每一個(gè)實(shí)例都進(jìn)行詳盡的硅驗(yàn)證。

我們都清楚，在減少芯片體積并使功能最大及功耗最小方面，設(shè)計(jì)者面臨著巨大的壓力。因此，可靠性余量空間有所減小，這就使得魯棒性模擬及射頻IC的制造成為一項(xiàng)艱巨任務(wù)。以下幾種因素需要關(guān)注：

1. 電路性能主要取決于晶體管的行為；

制造過(guò)程中的很小改動(dòng)都會(huì)導(dǎo)致電路性能的極大變化。在生產(chǎn)期間，改變技術(shù)參數(shù)可導(dǎo)致電路失敗。針對(duì)可制造性設(shè)計(jì)的目標(biāo)是以設(shè)計(jì)為中心，以至于多數(shù)被制造的電路能滿足性能規(guī)格，同時(shí)還能使面積開(kāi)銷(xiāo)最小化。這就要求不同工藝下都需使用精確的晶體管模型。

2. 由于諸如快速開(kāi)關(guān)數(shù)字電路等而產(chǎn)生的基底噪聲耦合，會(huì)極大地降低敏感模擬信號(hào)的質(zhì)量；

因此，設(shè)計(jì)者必須進(jìn)行仔細(xì)的版圖設(shè)計(jì)以減少器件錯(cuò)配及寄生效應(yīng)，這對(duì)確保正確的電路行為極為關(guān)鍵。不像數(shù)字電路，模擬電路要求設(shè)計(jì)者記住大量性能規(guī)格，因此對(duì)模擬模塊進(jìn)行重新設(shè)計(jì)是一件非常耗時(shí)的工作。對(duì)于采用0.13微米及以下工藝的設(shè)計(jì)來(lái)說(shuō)，必須滿足HCE、NBTI及STI應(yīng)力效應(yīng)以獲得最佳的模擬及射頻性能。在這些挑戰(zhàn)面前，旨在控制可靠性目標(biāo)的現(xiàn)有商業(yè)工具卻不精確。

如何驗(yàn)證魯棒性？

通過(guò)考慮各種會(huì)反向影響制造成品率及性能的因素并將其整合到綜合平臺(tái)中，設(shè)計(jì)者可實(shí)現(xiàn)魯棒性設(shè)計(jì)。

在描述電路行為及性能規(guī)格的相同公式中，設(shè)計(jì)者也可加入多種技術(shù)變量。如果邊界設(shè)計(jì)可行，則意味著只要設(shè)計(jì)處于可行性范圍內(nèi)，即無(wú)需對(duì)每一種新的實(shí)例進(jìn)行驗(yàn)證。

提高成品率的一項(xiàng)傳統(tǒng)策略是運(yùn)行多次Monte Carlo模擬，但Monte Carlo分析卻是一項(xiàng)保證成品率最優(yōu)化的艱苦工作。

Monte Carlo分析可創(chuàng)建一批具有容差元件的電路，并對(duì)電路性能進(jìn)行統(tǒng)計(jì)測(cè)試。每一種電路都由多個(gè)元件(從與用戶定義容差及分布類(lèi)型相匹配的大批元件中隨機(jī)選出)構(gòu)成。其結(jié)果是一條設(shè)計(jì)約束分布曲線。從此數(shù)據(jù)可分析出可靠性、成本及制造電路的能力。此概念是在優(yōu)化程序中使用多次Monte Carlo模擬。

環(huán)路的組成為：先由優(yōu)化器推薦一種候選電路，然后再由評(píng)估引擎對(duì)每一候選電路的質(zhì)量進(jìn)行評(píng)估。如此循環(huán)反復(fù)，直至滿足規(guī)格指標(biāo)為止。此過(guò)程被稱(chēng)為設(shè)計(jì)中心化方法，實(shí)際上只能用于后設(shè)計(jì)優(yōu)化。一些商用工具采用SPICE及一個(gè)或一組數(shù)值搜索引擎。優(yōu)化者(器)可以是：設(shè)計(jì)工程師；模擬退火法(Simulated annealing)；牛頓法(Newton's method)；或任何其他類(lèi)型的經(jīng)典優(yōu)化方法。

不用說(shuō)，Monte Carlo方法是一種CPU密集型的方法，實(shí)際上不可能用于超過(guò)數(shù)十個(gè)晶體管的電路設(shè)計(jì)中。更重要的是，該方法要求模擬電路設(shè)計(jì)者及優(yōu)化專(zhuān)家進(jìn)行以下工作，即：先由經(jīng)驗(yàn)豐富的模擬設(shè)計(jì)者輸入SPICE架構(gòu)及測(cè)試基準(zhǔn)，然后再由優(yōu)化專(zhuān)家選擇步驟規(guī)模、搜索空間及搜索方法。總而言之，Monte Carlo方法要求由專(zhuān)家來(lái)對(duì)資源進(jìn)行規(guī)劃，而且極為耗時(shí)，所有這些因素使得我們需要一種優(yōu)化成品率的新方法。

凸起優(yōu)化

模擬及射頻元件(如鎖相環(huán)及數(shù)據(jù)變換器等)的晶體管行為及性能指標(biāo)，都能用設(shè)計(jì)變量的多項(xiàng)式來(lái)表示。(見(jiàn)圖2)

如果設(shè)計(jì)者將其設(shè)計(jì)問(wèn)題表示為幾何程序，則他能創(chuàng)建一種特殊類(lèi)型的凸起優(yōu)化問(wèn)題。最終解決方案完全獨(dú)立于起始點(diǎn)(甚至起始點(diǎn)不可行，且不可行指標(biāo)能被清楚地檢測(cè)到)。設(shè)計(jì)者能獲得非常有效的整體優(yōu)化法所帶來(lái)的好處，即使是很大的問(wèn)題，他也能獲得迅速計(jì)算出來(lái)的結(jié)果。如果有這樣的解決方案，則保證程序能獲得收斂。事實(shí)上，這是一種能決定全局優(yōu)化設(shè)計(jì)的快速綜合方法。

通過(guò)改變變量并考慮相關(guān)函數(shù)中的標(biāo)記，幾何程序可用公式被重新表示為一種凸起優(yōu)化問(wèn)題。在使用幾何程序?qū)﹄娐方r(shí)，設(shè)計(jì)空間被表現(xiàn)為一種凸起集，而凸起問(wèn)題則具有特殊的性質(zhì)：它們的可行集就是凸起。

魯棒性模擬電路創(chuàng)建

正如我們所知，電參數(shù)(如晶體管增益等)中的統(tǒng)計(jì)變化是由制造工藝中的變化所致，并能影響電路的性能及成品率。通過(guò)保證制造及電路設(shè)計(jì)之間的緊密耦合，綜合平臺(tái)可產(chǎn)生出魯棒性設(shè)計(jì)。

這些工藝變化是由于隨機(jī)制造變化所致，且傳統(tǒng)上都被合并到工藝模型中。例如，在制造器件時(shí)，摻雜擴(kuò)散或沉積中的非一致性條件，可導(dǎo)致氧化厚度及擴(kuò)散深度的改變。氧化厚度及基板、聚合、植入及表面電荷中摻雜水平的變化等，都會(huì)對(duì)門(mén)限電壓值造成影響。照相平版印刷工藝中的分辨率可引起MOS晶體管中的W/L改變。而這些參數(shù)改變又會(huì)引起電參數(shù)(如表面電阻及門(mén)限電壓等)發(fā)生變化。

例如，用500 MHz統(tǒng)一增益帶寬來(lái)將運(yùn)放限制在一個(gè)特定功耗上。為滿足這一約束條件，可在多個(gè)工藝階段對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，并且還能將電源電壓變化及諸如電阻變化這樣的因素包括在內(nèi)。表1列出了一些與工藝有關(guān)的指標(biāo)，這些指標(biāo)作為優(yōu)化程序的一部分被包括到綜合平臺(tái)中。

現(xiàn)在對(duì)表1中所列的參數(shù)進(jìn)行說(shuō)明。電源電壓變化百分比可進(jìn)行設(shè)置，例如設(shè)為10%。在1.8 V電源上，優(yōu)化可保證所有指標(biāo)都能在1.62V及1.98V(亦即Vdd ± 10%)上達(dá)到。例如，當(dāng)功耗在1.98V上為最差情況時(shí)，飽和余量將在1.62V上為最差情況。如果任何片上電阻的百分比變化都為20%，則優(yōu)化可保證所有指標(biāo)都能在± 20%電阻值上達(dá)到。由于電阻可用于電壓參考及環(huán)路濾波電路中，并由此而對(duì)制造成品率產(chǎn)生很大影響，因此優(yōu)化時(shí)將考慮參考電流變化及其穩(wěn)定性余量。

在選擇魯棒設(shè)計(jì)的工藝階段時(shí)，應(yīng)按以下要求進(jìn)行：

?每一工藝階段都必須能保持每一項(xiàng)指標(biāo)，且報(bào)告指標(biāo)值為所選階段的最差值；

? 針對(duì)目標(biāo)的報(bào)告值在所有階段上都應(yīng)為最差值。

參數(shù)匹配

除不同晶圓批次之間的工藝變化外，模擬設(shè)計(jì)者們必須密切注意器件性能，因?yàn)橥恍酒系钠骷阅芤矔?huì)有變化。

晶體管及電路失配對(duì)模擬設(shè)計(jì)性能的極限有極大的影響。像數(shù)據(jù)變換器分辨率、運(yùn)放的CMRR及PSRR等典型性能參數(shù)，都取決于晶體管的匹配。這些匹配(或失配)效應(yīng)可嚴(yán)重地影響設(shè)計(jì)魯棒性。

設(shè)計(jì)者可利用晶體管門(mén)限電壓中的失配來(lái)計(jì)算設(shè)計(jì)中的噪聲成分。他既可將這種失配建模成面向特定晶體管的門(mén)限電壓及面向該工藝的額定門(mén)限電壓的變化，也可將這種失配建模成帶有與器件面積成反比偏差的隨機(jī)變量。他可將標(biāo)準(zhǔn)電流偏差建模成特定晶體管飽和電流Id,sat與該工藝中晶體管額定飽和電流Id,sat之間的一個(gè)百分比變化。由于制造過(guò)程中的隨機(jī)變化，位于差分對(duì)兩邊的晶體管將在門(mén)限電壓及飽和電流中表現(xiàn)為失配。

噪聲及電源變化

像噪聲及電源電壓變化這些因素，它們對(duì)模擬及射頻設(shè)計(jì)的影響比對(duì)數(shù)字設(shè)計(jì)的影響要大得多。例如，模擬設(shè)計(jì)中的增益及帶寬等一級(jí)參數(shù)能被很好地滿足。但由于有噪聲，因此像SNR這些指標(biāo)就不能很好地實(shí)現(xiàn)。

優(yōu)化設(shè)計(jì)不僅必須能在噪聲環(huán)境下具有魯棒性，而且還應(yīng)能抵抗電源變化。為滿足這些約束條件，綜合平臺(tái)允許用戶針對(duì)任何環(huán)境對(duì)設(shè)計(jì)進(jìn)行調(diào)整。以下說(shuō)明利用PLL中的累積電源抖動(dòng)(在Vdd上步進(jìn)10%)來(lái)抵抗電源電壓變化的例子。

當(dāng)加上這種步進(jìn)時(shí)，理想?yún)⒖?a href="http://www.delux-kingway.cn/tags/時(shí)鐘/" target="_blank">時(shí)鐘與輸出時(shí)鐘之間的瞬時(shí)相位誤差將開(kāi)始累積。經(jīng)過(guò)一段時(shí)間之后，環(huán)路將作出反應(yīng)，并開(kāi)始將這些信號(hào)驅(qū)動(dòng)回相位調(diào)整中。這項(xiàng)指標(biāo)代表電壓步進(jìn)后的最差瞬時(shí)相位誤差。為具有魯棒性，假設(shè)電壓步進(jìn)的上升時(shí)間遠(yuǎn)小于參考周期。事實(shí)上，任何一種片上電壓步進(jìn)都很可能具有短得多的上升及下降時(shí)間，因此能提供遠(yuǎn)優(yōu)于此項(xiàng)指標(biāo)的性能。

其實(shí)設(shè)計(jì)可能對(duì)一種噪聲比對(duì)另一種噪聲更加脆弱。解決方案是，用戶先對(duì)環(huán)境進(jìn)行評(píng)估并確定出最大弱點(diǎn)，然后將約束設(shè)定為一個(gè)低值，再確定下一個(gè)最大弱點(diǎn)并將其設(shè)定到稍高一點(diǎn)的值。優(yōu)化程序試圖匹配所有約束條件，而將最重要約束設(shè)為最緊值且將最不重要約束設(shè)為寬松值，能使優(yōu)化程序最大限度地滿足設(shè)計(jì)要求

寄生

使用綜合平臺(tái)的設(shè)計(jì)者，通過(guò)將寄生效應(yīng)構(gòu)建到優(yōu)化模型中，還能在開(kāi)始優(yōu)化時(shí)將所有寄生效應(yīng)包括在內(nèi)，并借此消除設(shè)計(jì)過(guò)程中的不確定因素。這些模型被構(gòu)建成能處理與器件及其互連有關(guān)的不必要的電阻、電容及電感效應(yīng)等信號(hào)完整性問(wèn)題。設(shè)計(jì)者能對(duì)相鄰連線間互耦這樣的效應(yīng)進(jìn)行建模，如果這些因素影響到性能，則綜合平臺(tái)中的程序算法將把這些因素考慮到電路布局中。

布局布線

綜合平臺(tái)利用幾何程序來(lái)控制電路布局，以達(dá)到系統(tǒng)性能目標(biāo)。這些問(wèn)題涉及到器件、模塊、底層規(guī)劃及布線等。為達(dá)到模擬及射頻電路所需的性能指標(biāo)，可考慮以下電路布局布線約束。

對(duì)稱(chēng)約束：一個(gè)部件可被約束成以水平或垂直軸線為中心；兩個(gè)同樣大小的部件可被約束成相對(duì)軸線為鏡像。

鏡像節(jié)點(diǎn)：可圍繞軸線對(duì)節(jié)點(diǎn)進(jìn)行鏡像。

節(jié)點(diǎn)匹配：可將標(biāo)記(布局?jǐn)U展)增加到布線中，以使兩個(gè)節(jié)點(diǎn)的水平及垂直金屬長(zhǎng)度整體上均衡。

對(duì)齊：兩個(gè)元件可被約束成互相沿頂部、底部、左或右對(duì)齊。

電容約束：這能通過(guò)彎曲布線長(zhǎng)度來(lái)限制布線與基底間的電容。

IR壓降約束：布線器將對(duì)電源軌道尺寸進(jìn)行規(guī)定，以將IR壓降值限制在指定的數(shù)值上。

對(duì)器件生成器中的另一個(gè)重要考慮是中間數(shù)字化，這能減少器件電容，并確保有對(duì)稱(chēng)的電流方向、保護(hù)環(huán)(guard ring)及虛擬(dummy)結(jié)構(gòu)等。圖3顯示了為模擬或射頻設(shè)計(jì)所生成的器件例子。

如何驗(yàn)證模擬設(shè)計(jì)的魯棒性

Barcelona公司可保證對(duì)每一優(yōu)化實(shí)例的魯棒性驗(yàn)證都能通過(guò)使用驗(yàn)證金字塔來(lái)完成，并已將它應(yīng)用檢驗(yàn)0.18及0.13毫米綜合平臺(tái)上。正如我前面所提到的，利用這種驗(yàn)證金字塔使我們既能避免設(shè)置及運(yùn)行Monte Carlo模擬的艱辛，又能避免運(yùn)行多種硅制造工藝的昂貴。

我們的驗(yàn)證金字塔分為4層。第1層：我們先基于試驗(yàn)及試探法設(shè)計(jì)來(lái)選擇指標(biāo)規(guī)格。設(shè)計(jì)規(guī)格空間由主要指標(biāo)的無(wú)關(guān)聯(lián)掃描來(lái)覆蓋。在PLL的例子中，就是抖動(dòng)、功率及靜態(tài)相位誤差。我們將試探性標(biāo)準(zhǔn)用于考慮了各指標(biāo)相關(guān)性的柵格的定義。

我們進(jìn)行一系列優(yōu)化來(lái)使這一綜合平臺(tái)的功能合格。此過(guò)程包括將試驗(yàn)方案的數(shù)量從3個(gè)增加至49個(gè)。試驗(yàn)方案被定義成從1至7選擇工藝階段、將電源從其額定值上變化10%、將片上多晶硅電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層：我們通過(guò)檢查可從SPICE仿真上提取的參數(shù)與從綜合平臺(tái)上預(yù)計(jì)的參數(shù)之間的相關(guān)性來(lái)從第1級(jí)上檢驗(yàn)優(yōu)化設(shè)計(jì)的精度及功能是否合格。

我們特別強(qiáng)調(diào)對(duì)模擬電路模塊進(jìn)行SPICE仿真。例如，對(duì)于VCO，我們同時(shí)在低及高頻上對(duì)以下內(nèi)容進(jìn)行仿真：功耗飽和余量、頻率范圍、kVCO增益、PSRR、(kVdd)。

第3層：我們期望能提供由綜合平臺(tái)預(yù)測(cè)的指標(biāo)規(guī)格與在宏觀層次上所提取仿真之間的相關(guān)性。

為保證指標(biāo)能準(zhǔn)備好用于制造，我們要求該綜合平臺(tái)能產(chǎn)生沒(méi)有版圖與原理圖誤差的GDSII數(shù)據(jù)。我們還要求不能違反任何半導(dǎo)體設(shè)計(jì)規(guī)則。

模擬設(shè)計(jì)中使性能下降或者甚至造成設(shè)計(jì)失敗的一個(gè)主要問(wèn)題是寄生效應(yīng)。

第3層驗(yàn)證包括對(duì)自動(dòng)GDSII版圖的寄生預(yù)測(cè)。第2層指標(biāo)選擇是基于覆蓋頻率與低抖動(dòng)范圍、低功率PLL并針對(duì)相應(yīng)的頻率范圍和覆蓋以下應(yīng)用的硅樣片進(jìn)行，這些應(yīng)用包括：消費(fèi)多媒體、無(wú)線及有線通信、微處理器及ASIC。

第4層：綜合平臺(tái)驗(yàn)證的最后一步是硅確認(rèn)。這里的目標(biāo)是通過(guò)硅中的三項(xiàng)合格性驗(yàn)證來(lái)確認(rèn)第1層的嚴(yán)格及魯棒性。選擇第3層設(shè)計(jì)。表2及表3給出了在TSMC的 0.18 μm邏輯工藝上生產(chǎn)的兩種PLL的關(guān)鍵參數(shù)。顯示結(jié)果是針對(duì)最差情況下的工藝、電壓及溫度變化。大約在幾小時(shí)內(nèi)即可產(chǎn)生出GDSII版圖，且無(wú)需任何改動(dòng)即可直接提交給晶圓代工廠