說到CPU、SoC想必很多人不會陌生，但如果提到EDA工具，可能很多人就從未聽說過了。其實，EDA工具在芯片設計中發(fā)揮著巨大的作用，甚至可以說，如果沒有EDA工具，超大規(guī)模集成電路設計就幾乎是一件不可能完成的任務。那么，什么是EDA工具？中國在EDA工具上和國外差距有多大？在EDA工具上完全受制于人會存在安全風險么？

　　什么是EDA工具

　　EDA工具是電子設計自動化（Electronic Design Automation）的簡稱，是從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。利用EDA工具，工程師將芯片的電路設計、性能分析、設計出IC版圖的整個過程交由計算機自動處理完成。

　　由于上世紀六十七年代，集成電路的復雜程度相對偏低，這使得工程師可以依靠手工完成集成電路的設計、布線等工作。但隨著集成電路越來越復雜，完全依賴手工越來越不切實際，工程師們只好開始嘗試將設計過程自動化，在1980年卡弗爾米德和琳康維發(fā)表的論文《超大規(guī)模集成電路系統(tǒng)導論》提出了通過編程語言來進行芯片設計的新思想，加上集成電路邏輯仿真、功能驗證的工具的日益成熟，使得工程師們可以設計出集成度更高且更加復雜的芯片。

　　1986年，硬件描述語言Verilog問世，Verilog語言是現(xiàn)在最流行的高級抽象設計語言。1987年，VHDL在美國國防部的資助下問世。這些硬件描述語言的問世助推了集成電路設計水平的提升。隨后，根據(jù)這些語言規(guī)范產生的各種仿真系統(tǒng)迅速被推出，這使得設計人員可對設計的芯片進行直接仿真。隨著技術的進步，設計項目可以在構建實際硬件電路之前進行仿真，芯片布線布局對人工設計的要求和出錯率也不斷降低。

　　時至今日，盡管所用的語言和工具仍然不斷在發(fā)展，但是通過編程語言來設計、驗證電路預期行為，利用工具軟件綜合得到低抽象級物理設計的這種途徑，仍然是數(shù)字集成電路設計的基礎。一位從事CPU設計的工程師表示，“在沒有EDA工具之前，搞電路要靠人手工，對于大規(guī)模集成電路有上億晶體管的設計用手工簡直是不可為的。可以說有了EDA工具，才有了超大規(guī)模集成電路設計的可能”。

　　中國EDA工具完全依賴國外

　　中國半導體行業(yè)協(xié)會IC設計分會理事長、清華大學微電子所所長魏少軍曾表示，“我們要改變以往那種使用先進工藝就代表是先進水平的錯誤認識，Intel用0.13微米工藝能作出 2GHz而我們要用45nm才能實現(xiàn)，這就是差距。快速提升我們自己的IC基礎設計能力迫在眉睫，這是改變目前中國IC設計業(yè)嚴重依賴EDA工具和制造工藝才能實現(xiàn)芯片性能提升的根本途徑，而依賴并濫用IP則導致了中國SoC設計的同質化”。

　　清華大學微電子所所長魏少軍提到的“依賴并濫用IP則導致了中國SoC設計的同質化”指的是國內眾多IC設計公司大多依賴于ARM的IP授權開發(fā)SoC，由于都是購買ARM的Cortex A53、A72、A73等產品，同質化是必然的。“中國IC設計業(yè)嚴重依賴EDA工具和制造工藝才能實現(xiàn)芯片性能提升的根本途徑”指的是很多中國國產 SoC/CPU性能的提升嚴重依賴于購買更好的EDA工具和采用更好的制造工藝。對于依賴更好的制造工藝和嚴重依賴國外IP，因不屬于本文范圍不做討論，重點說下中國在EDA工具上完全依賴國外產品。

　　EDA軟件方面早已形成了三巨頭——Synopsys、Cadence、Mentor。 Synopsys是EDA三巨頭之首。國內從事EDA軟件開發(fā)的華大九天和這三家現(xiàn)在不是一個數(shù)量級的。誠然，華大九天也想在某些點工具上做些突破，但就整體技術實力而言幾乎像蚍蜉撼樹——目前，國內根本沒有深亞微米的EDA成體系的設計平臺。正是因為國內從事EDA工具開發(fā)的公司在Synopsys、 Cadence、Mentor面前實力過于懸殊，國內IC設計公司幾乎100%采用國外EDA工具。而且在相當長的一段時間里，看不到縮小和 Synopsys、Cadence、Mentor技術差距的可能性。

　　為何在EDA工具上追趕這么難

　　開發(fā)出性能優(yōu)越的EDA工具，一方面要有良好的算法，另一方面需要和工藝相結合。雖然在算法方面有可能取得一定的技術突破，但EDA設計的后端工具要和工藝相結合，但國內自主工藝很少有深亞微米的工藝，大多是 180nm和130nm。雖然中芯國際有40nm，而且宣稱有28nm，但可能沒有量產過，或者量產的都是小芯片。目前中芯國際最先進的工藝線都是引進的，還簽署一定限制條款。正如國家要發(fā)展必然離不開完善的基礎建設，這是發(fā)展的基礎，EDA工具的研發(fā)進步就需要國內自主研發(fā)的制造工藝做基礎，由于沒有自主研發(fā)的先進制造工藝，所以和工藝結合的那部分就根本不可能取得技術突破。

　　那如果有了自主研發(fā)的先進工藝，就能夠開發(fā)出良好的EDA 工具了么？事情沒這么簡單。即便有了自主研發(fā)的先進工藝，撇開工藝結合，光在算法技術上和國外三巨頭的差距也很遠。而且算法和工藝相結合很難，需要非常高深的數(shù)學理論，這是目前國內很難做到的。另外，技術發(fā)展也離不開商業(yè)因素，在國外三巨頭占有統(tǒng)治地位的情況下，全球市場早已被國外產品占據(jù)，因此，就國產 EDA工具而言，目前還看不到趕超西方的可能性。

　　依賴國外EDA工具是否存在風險

　　既然如此，完全依賴于國外EDA工具是否存在商業(yè)上風險呢？其實，對于這點，國內沒有必要過于憂慮，由于不能明說的原因，對于國內IC設計公司而言，并不怕國外進行制裁。

　　也許又有人會問：如果Synopsys、Cadence、Mentor在EDA工具里埋地雷，而國內IC設計公司恰恰用這些被埋雷的EDA工具設計芯片，那么芯片的安全性還有保障么？對于這個課題，其實有專門針對設計和版圖的安全性的研究，打比方說，如果是DC工具在你的設計里埋個雷，人肉檢查是搞不定的，因此，有專門做硬件木馬檢測技術的研究。不過，這些研究目前還處在低級階段，只能和目前現(xiàn)存木馬匹配，存在很大限制。

　　總而言之，就產業(yè)發(fā)展的現(xiàn)狀而言，國產EDA工具和Synopsys、Cadence、Mentor的產品差距過于懸殊，而且看不到趕超西方的希望，國內IC設計公司基本在使用國外EDA工具。雖然在商業(yè)化上不存在被卡脖子的可能性，但采用國外EDA工具設計國產芯片而產生的安全風險卻是不可不提防的。