一設(shè)計(jì)輸入編輯器

　　通常專業(yè)的EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供EDA開(kāi)發(fā)工具，在這些EDA開(kāi)發(fā)工具中都含有設(shè)計(jì)輸入編輯器，如Xilinx公司的Foundation、Altera公司的MAX+plusII和QuartusII等。

　　一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和HDL文本輸入。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。原理圖輸入方式沿用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方式，即根據(jù)設(shè)計(jì)電路的功能和控制條件，畫出設(shè)計(jì)的原理圖或狀態(tài)圖或波形圖，然后在設(shè)計(jì)輸入編輯器的支持下，將這些圖形輸入到計(jì)算機(jī)中，形成圖形文件。

　　二仿真器

　　在EDA技術(shù)中，仿真的地位非常重要，行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證以及門級(jí)系統(tǒng)的測(cè)試，每一步都離不開(kāi)仿真器的模擬檢測(cè)。在EDA發(fā)展的初期，快速地進(jìn)行電路邏輯仿真是當(dāng)時(shí)的核心問(wèn)題，即使在現(xiàn)在，各個(gè)環(huán)節(jié)的仿真仍然是整個(gè)EDA設(shè)計(jì)流程中最重要、最耗時(shí)的一個(gè)步驟。因此，仿真器的仿真速度、仿真的準(zhǔn)確性和易用性成為衡量仿真器的重要指標(biāo)。

　　幾乎每個(gè)EDA廠商都提供基于Verilog/VHDL的仿真器。常用的仿真器有ModelTechnology公司的Modelsim，Cadence公司的Verilog-XL和NC-Sim，Aldec公司的ActiveHDL，Synopsys公司的VCS等。

　　三HDL綜合器

　　硬件描述語(yǔ)言誕生的初衷是用于設(shè)計(jì)邏輯電路的建模和仿真，但直到Synoposys公司推出了HDL綜合器后，才使HDL直接用于電路設(shè)計(jì)。

　　HDL綜合器是一種將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件，在使用EDA技術(shù)實(shí)施電路設(shè)計(jì)中，HDL綜合器完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化等操作。HDL綜合器在把可綜合的HDL（VHDL或VerilogHDL）轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過(guò)兩個(gè)步驟：第一步，HDL綜合器對(duì)VHDL或VerilogHDL進(jìn)行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時(shí)不考慮實(shí)際器件實(shí)現(xiàn)，即完全與硬件無(wú)關(guān)，這個(gè)過(guò)程是一個(gè)通用電路原理圖形成的過(guò)程；第二步，對(duì)實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。

　　HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)計(jì)數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用硬件描述語(yǔ)言HDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對(duì)應(yīng)FPGA/CPLD器件廠商的網(wǎng)表文件。

　　HDL綜合器是EDA設(shè)計(jì)流程中的一個(gè)獨(dú)立的設(shè)計(jì)步驟，它往往被其他EDA環(huán)節(jié)調(diào)用，完成整個(gè)設(shè)計(jì)流程。

　　電路網(wǎng)表（邏輯圖）由元件名N、模型M、輸入端信號(hào)PI、輸出端信號(hào)PO四部分組成，是唯一確定電路連接關(guān)系的數(shù)據(jù)結(jié)構(gòu)。即：E=（N，M，PI，PO）

　　例：一位全加器的電路網(wǎng)表

　　E1，XOR，（X，Y），S1

　　E2，XOR，（Cin，S1），Sum

　　E3，AND，（X，Y），S2

　　E4，AND，（S1，Cin），S3

　　E5，OR，（S2，S3），Cout