“在數(shù)字IC設(shè)計(jì)中異步FIFO常用來解決多比特?cái)?shù)據(jù)跨時(shí)鐘域的數(shù)據(jù)傳輸與同步問題，就像一個(gè)蓄水池，用于調(diào)節(jié)上下游水量”

01

異步FIFO簡介

在大規(guī)模ASIC設(shè)計(jì)中，多時(shí)鐘系統(tǒng)通常是不可避免的，這會(huì)導(dǎo)致不同時(shí)鐘域中的數(shù)據(jù)傳輸問題。其中一個(gè)好的解決方案是使用 異步FIFO來緩沖不同時(shí)鐘域中的數(shù)據(jù) ，并改善它們之間的傳輸效率。數(shù)據(jù)從一個(gè)時(shí)鐘域?qū)懭隖IFO緩沖區(qū)，并從另一個(gè)時(shí)鐘域中讀取，該緩沖區(qū)彼此異步。異步FIFO允許數(shù)據(jù)從一個(gè)時(shí)鐘域安全地傳輸?shù)搅硪粋€(gè)時(shí)鐘域。

如果沒有采取適當(dāng)?shù)念A(yù)防措施，那么我們最終可能會(huì)遇到這樣的情況：寫入FIFO尚未完成，我們正在嘗試讀取它，反之亦然。這種情況通常會(huì)導(dǎo)致數(shù)據(jù)丟失和不穩(wěn)定性問題。

為了避免這種情況，讀取和寫入是通過同步器完成的。同步器確保讀寫指針計(jì)算一致，并且 FIFO 中的數(shù)據(jù)不會(huì)被意外覆蓋或讀取兩次。但是，對(duì)于跨時(shí)鐘域，我們需要確保FIFO滿和空條件都考慮到跨時(shí)鐘周期。換句話說，需要添加悲觀的滿空條件。

異步FIFO的操作：

寫入操作：

此操作涉及將數(shù)據(jù)寫入或存儲(chǔ)到FIFO中，直到它出現(xiàn)不再寫入的任何標(biāo)志條件。

要執(zhí)行寫入操作，輸入端給出要寫入的數(shù)據(jù)，并且要將寫使能設(shè)置為高電平，然后在寫入時(shí)鐘的下一個(gè)上升沿寫入數(shù)據(jù)。

讀取操作：

當(dāng)我們必須從FIFO存儲(chǔ)器中獲取數(shù)據(jù)時(shí)，執(zhí)行讀取操作，直到它通知沒有更多的數(shù)據(jù)要從存儲(chǔ)器中讀取。

要執(zhí)行讀取操作，我們需要將讀取使能設(shè)置為高電平，然后在讀取時(shí)鐘的下一個(gè)上升沿，輸出讀取的數(shù)據(jù)

控制操作的指針：

寫指針：此指針控制 FIFO 的寫入操作。它指向要寫入下一個(gè)數(shù)據(jù)的內(nèi)存位置。

讀取指針：讀取操作由讀取指針控制。它指向要從中讀取下一個(gè)數(shù)據(jù)的位置。

FIFO中的標(biāo)志：

異步FIFO為我們提供了以下兩個(gè)標(biāo)志，用于確定狀態(tài)并中斷FIFO的操作。

1. 空標(biāo)志： 此標(biāo)志可用于避免在 FIFO 已為空時(shí)出現(xiàn)讀取操作請(qǐng)求無效的情況。
2. 滿標(biāo)志： 此標(biāo)志可用于避免在 FIFO 已滿時(shí)出現(xiàn)無效的寫入操作請(qǐng)求的情況。

將二進(jìn)制計(jì)數(shù)值從一個(gè)時(shí)鐘域同步到另一個(gè)時(shí)鐘域?qū)⒊霈F(xiàn)亞穩(wěn)態(tài)問題，因?yàn)閚位計(jì)數(shù)器的每個(gè)位都可以同時(shí)更改（例如，二進(jìn)制數(shù)7-> 8的值為0111-> 1000，并且所有位都已更改）。 而使用格雷碼相鄰數(shù)據(jù)只有一位變化 ，因此在兩個(gè)時(shí)鐘域間同步多個(gè)位不會(huì)產(chǎn)生問題。所 以需要一個(gè)二進(jìn)制到gray碼的轉(zhuǎn)換電路 ， 將地址值轉(zhuǎn)換為相應(yīng)的gray碼 ， 然后將該gray碼同步到另一個(gè)時(shí)鐘域進(jìn)行對(duì)比 ，作為空滿狀態(tài)的檢測。二進(jìn)制轉(zhuǎn)為格雷碼代碼如下：

使用gray碼解決了一個(gè)問題，但同時(shí)也帶來另一個(gè)問題， 即使用格雷碼如何判斷空滿狀態(tài) 。判斷讀空狀態(tài)時(shí)： 需要在讀時(shí)鐘域的格雷碼gray_code和被同步到讀時(shí)鐘域的寫指針每一位完全相同；判斷寫滿時(shí)：需要寫時(shí)鐘域的格雷碼和被同步到寫時(shí)鐘域的讀指針高兩位不相同，其余各位完全相同；

由于讀指針是屬于讀時(shí)鐘域的，寫指針是屬于寫時(shí)鐘域的，而異步FIFO的讀寫時(shí)鐘域不同，是異步的，要是將讀時(shí)鐘域的讀指針與寫時(shí)鐘域的寫指針不做任何處理直接比較肯定是錯(cuò)誤的，因此我們需要進(jìn)行同步處理以后再進(jìn)行比較，常用的方法采用兩級(jí)寄存器進(jìn)行同步（簡單點(diǎn)就是在另外一個(gè)時(shí)鐘域打2拍）。

綜上，編寫異步FIFO主要有以下幾點(diǎn)：

1. 將二進(jìn)制地址轉(zhuǎn)換為格雷碼；
2. 將寫時(shí)鐘域轉(zhuǎn)換后格雷碼的寫地址同步到讀時(shí)鐘域，進(jìn)行讀空判斷；
3. 將讀時(shí)鐘域轉(zhuǎn)換后格雷碼的讀地址同步到寫時(shí)鐘域，進(jìn)行寫滿判斷；

02

Verilog代碼

module fifo_async#(
                 parameter   data_width = 16,
                 parameter   data_depth = 256,
                 parameter   addr_width = 8
)
(
                  input                           rst,
                  input                           wr_clk,
                  input                           wr_en,
                  input      [data_width-1:0]     din,        
                  input                           rd_clk,
                  input                           rd_en,
                  output reg                     valid,
                  output reg [data_width-1:0]     dout,
                  output                          empty,
                  output                          full
    );


reg    [addr_width:0]    wr_addr_ptr;//地址指針，比地址多一位，MSB用于檢測在同一圈
reg    [addr_width:0]    rd_addr_ptr;
wire   [addr_width-1:0]  wr_addr;//RAM 地址
wire   [addr_width-1:0]  rd_addr;

wire   [addr_width:0]    wr_addr_gray;//地址指針對(duì)應(yīng)的格雷碼
reg    [addr_width:0]    wr_addr_gray_d1;
reg    [addr_width:0]    wr_addr_gray_d2;
wire   [addr_width:0]    rd_addr_gray;
reg    [addr_width:0]    rd_addr_gray_d1;
reg    [addr_width:0]    rd_addr_gray_d2;


reg [data_width-1:0] fifo_ram [data_depth-1:0];

//數(shù)據(jù)寫入 fifo
genvar i;
generate
for(i = 0; i < data_depth; i = i + 1 )
begin:fifo_init
always@(posedge wr_clk or posedge rst)
    begin
       if(rst)
          fifo_ram[i] <= 'h0;
       else if(wr_en && (~full))
          fifo_ram[wr_addr] <= din;
       else
          fifo_ram[wr_addr] <= fifo_ram[wr_addr];
    end  
end   
endgenerate   
//========================================================read_fifo
always@(posedge rd_clk or posedge rst)
   begin
      if(rst)
         begin
            dout <= 'h0;
            valid <= 1'b0;
         end
      else if(rd_en && (~empty))
         begin
            dout <= fifo_ram[rd_addr];
            valid <= 1'b1;
         end
      else
         begin
            dout <= dout;
            valid <= 1'b0;
         end
   end
         //FIFO實(shí)際讀寫地址
assign wr_addr = wr_addr_ptr[addr_width-1-:0];
assign rd_addr = rd_addr_ptr[addr_width-1-:0];
          //讀地址格雷碼同步到寫時(shí)鐘域:打2拍
always@(posedge wr_clk )
   begin
      rd_addr_gray_d1 <= rd_addr_gray;
      rd_addr_gray_d2 <= rd_addr_gray_d1;
   end
always@(posedge wr_clk or posedge rst)
   begin
      if(rst)
         wr_addr_ptr <= 'h0;
      else if(wr_en && (~full))
         wr_addr_ptr <= wr_addr_ptr + 1;
      else
         wr_addr_ptr <= wr_addr_ptr;
   end
       //寫地址格雷碼同步到讀時(shí)鐘域:打2拍
always@(posedge rd_clk )
      begin
         wr_addr_gray_d1 <= wr_addr_gray;
         wr_addr_gray_d2 <= wr_addr_gray_d1;
      end
always@(posedge rd_clk or posedge rst)
   begin
      if(rst)
         rd_addr_ptr <= 'h0;
      else if(rd_en && (~empty))
         rd_addr_ptr <= rd_addr_ptr + 1;
      else
         rd_addr_ptr <= rd_addr_ptr;
   end

//二進(jìn)制地址轉(zhuǎn)換為格雷碼
assign wr_addr_gray = (wr_addr_ptr > > 1) ^ wr_addr_ptr;
assign rd_addr_gray = (rd_addr_ptr > > 1) ^ rd_addr_ptr;

assign full = (wr_addr_gray == {~(rd_addr_gray_d2[addr_width-:2]),rd_addr_gray_d2[addr_width-2:0]}) ;//高兩位不同
assign empty = ( rd_addr_gray == wr_addr_gray_d2 );

endmodule