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verilog中if與case語句不完整產(chǎn)生鎖存器的原因分析

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標簽：Verilog(108873)鎖存器(40691)Case(13239)IF(26700)

　　在很多地方都能看到，verilog中if與case語句必須完整，即if要加上else，case后要加上default語句，以防止鎖存器的發(fā)生，下載內(nèi)容中就談到了其中原因。

非常好我支持^.^

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