隨著納米工藝的發(fā)展和芯片尺寸的增大，芯片的集成度和設(shè)計復(fù)雜度越來越高，芯片測試的目標故障、測試數(shù)據(jù)量測試應(yīng)用時間也顯著增長。另一方面，昂貴的自動測試設(shè)備（ Automatic Test Equipment，ATE）的通道數(shù)和帶寬極其有限。因此，研究如何在保障芯片測試故障覆蓋率的前提下，壓縮測試數(shù)據(jù)，減少測試應(yīng)用時間，降低測試成本，具有十分重要的意義。

　　為了減少測試應(yīng)用時間并保證高測試數(shù)據(jù)壓縮率，提出一種選擇序列的并行折疊計數(shù)器。在分析并行折疊計算理論的基礎(chǔ)上，通過記錄表示折疊索引的組序號和組內(nèi)序號生成選擇狀態(tài)的測試序列，避免了無用和冗余的測試序列的生成。ISCAS標準電路的實驗結(jié)果表明，該方案的平均測試數(shù)據(jù)壓縮率為94. 48%，平均測試應(yīng)用時間為類似方案的15. 31%。