SRAM 被廣泛應(yīng)用于計(jì)算機(jī)、手機(jī)、數(shù)碼相機(jī)、汽車(chē)電子和醫(yī)療設(shè)備等電子產(chǎn)品中”，其快速存取和不需要周期刷新等特點(diǎn)對(duì)提高系統(tǒng)的可靠性、改普系統(tǒng)性能具有至關(guān)重要的作用。根據(jù)國(guó)際半導(dǎo)體技術(shù)藍(lán)圖（ITRS）報(bào)告，在MPU 產(chǎn)品和高性能ASIC占芯片面積的比例達(dá)到50%以上，且隨著集成電路工藝技術(shù)的進(jìn)步和集成度的提高，比例不斷增大?，F(xiàn)代數(shù)字集成電路中的SRAM 設(shè)計(jì)都采用CAD 工具，根據(jù)設(shè)計(jì)參數(shù)自動(dòng)生成，設(shè)計(jì)者的自主性較小，對(duì)功耗、版圖面積的優(yōu)化較為困難，尤其針對(duì)一些特定應(yīng)用時(shí)，半定制的設(shè)計(jì)方法存在明顯的不足。本文采用全定制方法，設(shè)計(jì)了一款8x8 bit SRAM，主要應(yīng)用于傳感器、測(cè)量設(shè)備等數(shù)據(jù)存儲(chǔ)量少、功耗和成本低的設(shè)備中。

　　2SRAM 的整體結(jié)構(gòu)

　　SRAM 主要由存儲(chǔ)陣列和外圍電路構(gòu)成，本文設(shè)計(jì)的SRAM 結(jié)構(gòu)如錯(cuò)誤！ 未找到引用源。所示。其中，存儲(chǔ)陣列是SRAM 的存儲(chǔ)核心，外圍電路主要包括地址譯碼器、靈敏放大電路、預(yù)充電路、多路選擇器和控制電路。通常情況下，存儲(chǔ)單元排列成方陣，行譯碼電路和列譯碼電路用于在讀或?qū)懖僮髦岸ㄎ淮鎯?chǔ)單元。靈敏放大電路用于讀出存儲(chǔ)單元數(shù)據(jù)時(shí)將其電壓放大，加速讀操作。控制電路中使用時(shí)鐘信號(hào)和）↑選信號(hào)共同控制SRAM 的讀寫(xiě)操作。

　　各電路模塊的設(shè)計(jì)

　　存儲(chǔ)單元

　　SRAM 的存儲(chǔ)單元使用傳統(tǒng)6 管單元，如圖2所示。該單元由兩個(gè)交叉耦合的反相器連接到兩個(gè)NMOS 存取構(gòu)成。由節(jié)點(diǎn)Q 和節(jié)點(diǎn)QB 共同存僻數(shù)據(jù)，其中節(jié)點(diǎn)QB 為節(jié)點(diǎn)Q 的反相。

　　圖2 6管SRAM 單元電路圖

　　使用Hspice 仿真該單元的讀寫(xiě)過(guò)程，可得存儲(chǔ)單元的讀延遲約為22.55 ps，寫(xiě)延遲約為49.03 PS。仿真得到該單元靜態(tài)噪聲容限（SNM）的蝶形圖如圖3 所示，SNM 約為1.03 V。

　　圖3

　　譯碼電路

　　SRAM 存儲(chǔ)器能夠基于地址譯碼器隨機(jī)存取數(shù)據(jù)。譯碼器可以在讀寫(xiě)操作開(kāi)始之前確定存儲(chǔ)單元，減少封裝管腳數(shù)，從而減小外圍電路的而積和功耗。通過(guò)譯碼電路，可以用M 個(gè)地址來(lái)表示2￥個(gè)存儲(chǔ)單元，如圖4 所示。

　　靈敏放大器

　　靈敏放大器（Sense Amplifier，SA）的作用是放大位于位線與輸出緩沖單元之間，可以放大兩信號(hào)，根位線上微小的電位差，輸?shù)较乱患?jí)電路。本文采用鎖存型靈敏放大器，它在速度、工藝敏感度和良品率等方面表現(xiàn)得比較優(yōu)秀，如圖5 廬信號(hào)控制兩個(gè)PMOS 晶體管M6 和M7示。

　　S en s e的導(dǎo)通狀態(tài)，實(shí)現(xiàn)數(shù)據(jù)的讀出控制，同時(shí)也起到隰離保護(hù)位線的作用。對(duì)于晶體管M5，M6，M7，羔要增加其寬度來(lái)減小由此引起的延遲，提高靈敏放大器的速度。

　　預(yù)充電路

　　本設(shè)計(jì)使用較為簡(jiǎn)單的預(yù)充電路，如圖6 所示。該電路由兩個(gè)弱PMOS 管組成，棚極接地。除了讀和寫(xiě)過(guò)程，該預(yù)充電路可以使位線BL 和BLB處于較弱的高電平狀態(tài)。

　　多路選擇器

　　多路選擇器（mux）也稱(chēng)為數(shù)據(jù)選擇器，連接在位線BL 和BLB 上，在寫(xiě)操作過(guò)程中，兩個(gè)多路選擇器分別控制兩根位線數(shù)據(jù)的寫(xiě)入。圖7（a）為連接到BL 的多路選擇器，圖7（b）為連接到BLB 的多路選擇器。只有寫(xiě)使能信號(hào)W _EN 為高電平時(shí)，數(shù)據(jù)D才能傳輸?shù)轿痪€上，由此來(lái)控制數(shù)據(jù)的寫(xiě)入。

　　整體仿真與版圖設(shè)計(jì)

　　SRAM 的電路仿真

　　由于本設(shè)計(jì)主要應(yīng)用于傳感器、測(cè)量設(shè)備等數(shù)據(jù)存儲(chǔ)量少、功耗和成本低的設(shè)備中，所以單端口SRAM 已經(jīng)能夠滿足設(shè)計(jì)要求。將SRAM 單元排列成8X8 的陣列，連接到外圍電路，通過(guò)時(shí)鐘信號(hào)和片選信號(hào)共同控制讀寫(xiě)使能信號(hào)，最終得到總體的SRAM 電路圖。為了保證SRAM 電路功能和性能，采用測(cè)試向量進(jìn)行仿真，測(cè)試向量及仿真結(jié)果如表1所示。

　　時(shí)鐘頻率為20 MHZ 時(shí)，遍歷OOO 到111所有地址（即可遍歷所有存儲(chǔ)單元），輸入測(cè)試向量。圖8 所示為寫(xiě)入的數(shù)據(jù)D0~D7，該波形同表1所示的測(cè)試向量對(duì)應(yīng)。數(shù)據(jù)寫(xiě)入后，讀取寫(xiě)入的數(shù)據(jù)，讀出的數(shù)據(jù)如圖9 中的R0~R7 所示。對(duì)比發(fā)現(xiàn)，在時(shí)鐘頻率為20 MHZ 時(shí)，SRAM 能夠較好地完成數(shù)據(jù)的寫(xiě)入和讀出，邏輯功能無(wú)誤。此外，可以得讀延遲約為6ns。

　　SRAM 的版圖設(shè)計(jì)

　　SRAM 版圖通過(guò)全定制設(shè)計(jì)方法實(shí)現(xiàn)，面積約為（0.299x0.275 ）mm2。版圖通過(guò)了DRC，ERC，LVS等物理驗(yàn)證和后仿真時(shí)序驗(yàn)證，最后導(dǎo)出GDSI 數(shù)據(jù)文件，交付工藝線流片生產(chǎn)。流片后顯微照片如圖10 所示。

　　芯片測(cè)試

　　為完成SRAM 芯片的測(cè)試，需要設(shè)計(jì)測(cè)試電路板。測(cè)試電路板主要提供測(cè)試接口和電源。芯片的控制信號(hào)和數(shù)據(jù)信號(hào)由紅色颶風(fēng)II-Xilinx FPGA 開(kāi)發(fā)板提供，使用ISE13.2 軟件建立測(cè)試工程，編寫(xiě)Verilog 測(cè)試程序（主要包括按照時(shí)序提供分頻后的測(cè)試時(shí)鐘、數(shù)據(jù)信號(hào)和控制信號(hào)），通過(guò)JTAG 下載到FPGA 的PROM 中，重新上電進(jìn)行測(cè)試，通過(guò)RIGOL DS1102CA 雙通道示波器捕捉信號(hào)，硬件測(cè)試平臺(tái)如圖11所示。

　　將示波器的通道1連接到寫(xiě)使能信號(hào)，通道2連接到數(shù)據(jù)端D7。如圖12 所示，上方的波形為通道1接收的數(shù)據(jù)，下而的波形為通道2接收的數(shù)據(jù)。設(shè)計(jì)輸入向量測(cè)試，當(dāng)?shù)刂窞镺OO 時(shí)，將片選端CS置為低電平，圖12 中，A區(qū)WT=*0”，RD=“1“，RD= “0”，讀出寫(xiě)入數(shù)據(jù) 為“0”; B區(qū)WT=“1”，數(shù)據(jù)為“0”; C 區(qū)WT=“0”，RD=“1”，寫(xiě)入數(shù)據(jù)為“1”D 區(qū)WT-“1”，RD-“1”，為了更好地觀察讀出“1”時(shí)端口的電平變化，該段不進(jìn)行讀寫(xiě)，在輸出端口上加弱的低電平信號(hào); E 區(qū)WT=“1”，RD= “0”，讀出數(shù)據(jù)為“1”，可明顯地看到讀出數(shù)據(jù)“1”的過(guò)程。從圖中可以看到數(shù)據(jù)“0”和“1”被成功地寫(xiě)入和讀出。

　　為驗(yàn)證實(shí)際的芯片是否可以達(dá)到設(shè)計(jì)指標(biāo)，參考仿真方法，輸入如表1中的測(cè)試向量，以D7為例，寫(xiě)入10100011后讀出SRAM 中的數(shù)據(jù)，波形如圖13 所示。遍歷OOO到111所有地址，寫(xiě)入并讀出數(shù)據(jù)，驗(yàn)證每個(gè)數(shù)據(jù)端是否能夠正常工作，結(jié)果顯示每個(gè)數(shù)據(jù)端口功能正確。

　　存取時(shí)間也是SRAM 的一個(gè)重要參數(shù)，它可以表示存儲(chǔ)器的工作速度，圖14 為測(cè)量讀“1”時(shí)的存取時(shí)間。測(cè)量得到，存取時(shí)間=299.4 ns- 293.2測(cè)量存取時(shí)間時(shí)，不同的數(shù)據(jù)端口會(huì)有ns=6.2 ns。較小差別，這與實(shí)際芯片制造和不可避免的測(cè)量誤差均有關(guān)。

　　測(cè)試可知： 當(dāng)電源電壓為3.3MHZ。工作時(shí)，測(cè)得電作正常，工作頻率可達(dá)20源上的最大電流約為1.8545由此可得功耗絲mA，為6.11985mW。

　　總結(jié)

　　本文基于Chartered 0.35EEPROM CMOSum工藝，采用全定制方法設(shè)計(jì)了一款8x8 bit SRAM 芯片。給出該SRAM 的整體結(jié)構(gòu)，并分別介紹了各外圍電路模塊的設(shè)計(jì)。完成整體電路仿真和全定制版圖設(shè)計(jì)，最后流片。芯片封裝后，搭建測(cè)試平臺(tái)進(jìn)行測(cè)試。測(cè)試結(jié)果表明，在時(shí)鐘頻率為20 MHZ 條件下，芯片功能正常，性能達(dá)到設(shè)計(jì)要求，存　時(shí)間約6.2 ns，功耗約6.12mW。