SiP封裝在5G和IoT時代面臨的挑戰(zhàn)
9月10日到11日，由博聞創(chuàng)意會展（深圳）有限公司主辦的“第三屆中國系統(tǒng)級封裝大會”（SiP Conference China 2019）在深圳舉辦。在本次大會上，SiP封裝產(chǎn)業(yè)鏈上的多家公司分享了面向5G、手機、loT和可穿戴設(shè)備等應(yīng)用的SiP系統(tǒng)解決方案，并圍繞SiP測試、組裝工藝與技術(shù)，帶來先進的5G材料和基片解決方案，共同探尋SiP業(yè)務(wù)與技術(shù)趨勢。
SiP發(fā)展趨勢
從手機射頻前端近幾年的變化，可以看出，手機射頻前端模塊的集成度越來越高?？纱┐髟O(shè)備的集成度也越來越高。
近年來，SiP產(chǎn)品的市場需求正在迅猛增長，以前，SiP產(chǎn)品主要應(yīng)用在相對較小的PCB設(shè)計和低功耗產(chǎn)品應(yīng)用中，比如手機、數(shù)碼相機和汽車電子等。
但現(xiàn)在，隨著5G、AI和物聯(lián)網(wǎng)部署的快速推進，SiP產(chǎn)品需求快速增長。比如現(xiàn)在的智能手機一般需要8~16個SiP產(chǎn)品，可穿戴產(chǎn)品未來會將所有功能都封裝進一個SiP產(chǎn)品內(nèi)。會上多位演講嘉賓都提到5G手機將會需要更多的SiP產(chǎn)品。
圖1：SiP產(chǎn)品在智能手機中的應(yīng)用。
SiP供應(yīng)鏈上的玩家主要分為垂直整合系統(tǒng)公司，比如蘋果；定制化系統(tǒng)公司，比如vivo；小芯片方案供應(yīng)商，比如高通；以及OSAT/EMS，比如Amkor、JCET、富士康等。
但系統(tǒng)集成度方式其實有三種：SoC、SiP和SoB。這三種方式也各有其優(yōu)缺點。
圖2：系統(tǒng)集成的三種方式優(yōu)缺點對比。
SoC（System on Chip，系統(tǒng)級芯片）是將多種功能集成在同一芯片上。其優(yōu)點顯而易見，它具有最高的集成度，更好的性能、更低的功耗和傳輸成本；缺點是有很高的技術(shù)門檻，開發(fā)周期（TTM）會比較長，一般需要50~60周，還有就是不夠靈活和受摩爾定律的影響。
SiP是將多種功能芯片，包括處理器、存儲器等功能芯片集成在一個封裝內(nèi)，從而實現(xiàn)一個基本完整的功能。其主流封裝形式是BGA。的優(yōu)勢是可以異構(gòu)集成，開發(fā)周期24~29周。
SoB（System on Board）則是基于基板方式的封裝。開發(fā)周期一般是12到15周。生命周期24~29周。
一般來說，對生命周期相對較長的產(chǎn)品來說，SoC將作為需要產(chǎn)品的核心；如果對產(chǎn)品開發(fā)周期要求高、生命周期短、面積小、靈活性高的產(chǎn)品，則更傾向于使用SiP或者SoB。
比如vivo封裝技術(shù)專家楊俊在系統(tǒng)級封裝大會上就表示，目前vivo使用得更多的是SoB和SiP封裝形式。
SiP面臨的EDA挑戰(zhàn)
5G射頻前端對SiP的需求特別大，但隨著封裝越來越緊湊，未來還可能需要將毫米波波段集成進去，因此SiP產(chǎn)品的電磁（EM）仿真變得越來越重要。也就是說SiP產(chǎn)品需要進行精確的3D EM仿真。
芯禾科技工程副總裁代文亮博士表示，目前沒有單一的電磁場求解技術(shù)可以解決今天所有的挑戰(zhàn)。商業(yè)電磁場仿真工具也一直在創(chuàng)新中，目前可以提供電磁場仿真工具的企業(yè)有芯禾科技、NI、Mentor，以及Cadence等廠商。
圖3：商業(yè)電磁場仿真工具市場一覽。
芯禾科技可以提供的工具有IRIS、iModeler和Metis。
圖4：芯禾科技電磁仿真工具應(yīng)用案例。
Mentor也將其在芯片仿真領(lǐng)域的優(yōu)勢帶入了SiP領(lǐng)域中來了，Mentor, a Siemens Business亞太區(qū)先進封裝技術(shù)經(jīng)理紀(jì)柏霖在演講中表示，以前只做芯片封裝時，根本不需要考慮布局布線的問題，封裝也不需要另外再做仿真，但SiP產(chǎn)品不一樣，因為不用的芯片是集成在一個基板上的，必須要考慮布局布線和仿真問題，還需要做SI/PI/EMI分析、熱應(yīng)力分析、LVS/DRC、可靠性分析（ESD），以及可制造性分析等等。
他重點介紹了Xpedition和Calibre 3DSTACK在SiP中的應(yīng)用。
SiP面臨的封裝和測試挑戰(zhàn)
SiP產(chǎn)品中，如果集成多個射頻芯片的話，其EMI問題可能會變得更加難以處理。矽品精密研發(fā)中心處長蔡瀛州介紹了矽品精密的處理方法，可以在封裝前加一層EMI屏蔽罩。
圖5：矽品精密研發(fā)中心處長蔡瀛州在介紹矽品精密的EMI屏蔽罩解決方案。
他同時介紹了不用應(yīng)用場景所使用的SiP形式和發(fā)展趨勢，比如云端AI和網(wǎng)絡(luò)SiP產(chǎn)品常使用FCBGA、2.5D、3D和FO-MCM封裝形式；邊緣AI和設(shè)備常使用PoP和FC-ETS封裝形式。
圖6：AI新品的封裝技術(shù)。
高性能計算封裝趨勢正在從開始的FCBGA和2.5D封裝形式向3D封裝轉(zhuǎn)換。
圖7：3D SiP技術(shù)的發(fā)展趨勢。
而SiP的測試挑戰(zhàn)是顯而易見的，因為系統(tǒng)復(fù)雜度和封裝集成度都增加了，而產(chǎn)品上市時間卻縮短了。那如何緩解SiP最后一步的測試壓力呢？NI給出的解決方案是增加中間段測試。
SiP與SoC測試流程中都包含晶圓代工（Foundry）與委外封測代工(OSAT)，主要區(qū)別體現(xiàn)在OSAT段。在SiP測試的OSAT段測試中，基板（Substrate）、裸片（die）、封裝等的測試會有不同的供應(yīng)商來做，為了整個流程的質(zhì)量控制，還會有不同的中間段測試。
圖8：傳統(tǒng)的SoC測試流程 vs SiP測試流程
通常來講，SiP測試的方法主要有4種：
傳統(tǒng)的ATE測試，難以擴展定制；
In House Design Solution即定制化測試；
將系統(tǒng)級測試軟件與傳統(tǒng)測試儀器相結(jié)合；
Open Architecture Platform即開放式架構(gòu)平臺，它既有ATE的功能，同時它又可以很容易地集成到原來的中間段測試?yán)锩妗?/div>
最后一種開放式架構(gòu)平臺是NI亞太區(qū)業(yè)務(wù)拓展經(jīng)理何為最為推薦的解決方案。
SiP面臨的清洗設(shè)備挑戰(zhàn)
對芯片助焊劑臟污清洗不徹底會引起很多問題，比如有機殘留物引起的結(jié)晶樹枝狀生長會引起短路，造成器件電氣性能失效；助焊劑殘留會阻止環(huán)氧樹脂填充，造成底部填充/塑封在芯片和基座之間產(chǎn)生空洞和分層，進而引起電學(xué)失效以及后期溫度沖擊開裂；此外，F(xiàn)lux具有腐蝕性后期影響。
芯片清洗過程有四個基本要素，即溫度、機械作用、化學(xué)作用和時間，這四個要素缺一不可，他們相互影響且互為補充。
圖9：超越摩爾定律的多樣性發(fā)展途徑。
清洗過程中，對噴嘴的設(shè)計，流量和壓力都有特定的要求。有時候單純增加壓力，并不一定能夠清洗干凈，比如下圖中，清洗液壓力越大，濺射也越大，真正清洗的液體量可能不夠，從而無法清洗干凈。而如果增大流量，降低壓力，清洗效果可能會更好。
圖10：清洗設(shè)備的噴嘴設(shè)計。
結(jié)語
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