Arm公司的 Cycel Model是100%周期精確的Arm IP模型，用于性能分析和精確的評估Arm IP。

ARM·Cycle Models

Cycle Models是由Arm RTL直接編譯而來，保留了完整的功能以及精準的周期，借助Cycle Models，您可以放心的選擇和配置Arm IP，還可以自信地做出體系結構決策、優(yōu)化系統(tǒng)性能，并在芯片可用之前做裸機固件開發(fā)。

CycleModels特點

1.精準的IP性能參考

Cortex處理器和系統(tǒng)IP，包括NIC，CCI，CCN，以及CMN連接的精確周期模型。在使用硬件之前先證明你的假設，分析復雜的內部互連問題。快速探索設計方案，以及發(fā)現(xiàn)軟件硬件上的瓶頸。

2.加速系統(tǒng)層級的調試

Cycle Model能實現(xiàn)對Arm IP的快速、詳細的調試和分析。集成Arm調試器，以及Cach內存可視化功能。

3.統(tǒng)一軟件硬件分析

軟件團隊可以查看代碼、設置斷點、檢查寄存器和內存。硬件團隊可以檢查信號、轉儲波形并跟蹤整個系統(tǒng)的執(zhí)行情況。所有用戶都可以獲取到內部寄存器的瞬時狀態(tài)。

4.降低設計風險

加速系統(tǒng)調試以及硬件實現(xiàn)和軟件的更改，通過驗證運行實際系統(tǒng)軟件的硬件實現(xiàn)，可以降低風險，消除軟件開發(fā)的瓶頸：Cycle Model 擁有模擬實際硬件的能力。

5.靈活性和擴展性

Cycle Model能全天候提供來自Arm IP Exchange網(wǎng)站已驗證的IP配置選項。它們可被用于Soc設計器，SystemC，Synopsis Platform Architect MCO以便于重新配置，構建或擴展你的虛擬樣機。

6.高效易用的GUI

內建的規(guī)則檢查確保了從廣泛的模型和格式到第一輪SOC成功所需要的準確性、性能和靈活性。包含了SystemC，由Cycle Model Studio編譯的精準周期模型，Verilog和VHDL的聯(lián)合仿真通過使用主流的RTL仿真裝置。

CPU Cycle Models

系統(tǒng)IP Cycle Models

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