異步電路

1. 電路的核心邏輯是組合電路，比如異步的FIFO/RAM讀寫信號(hào)、地址譯碼信號(hào)等電路；

2. 電路的輸出不依賴于某一個(gè)時(shí)鐘，也就說不是由時(shí)鐘信號(hào)驅(qū)動(dòng)觸發(fā)器產(chǎn)生的；

3. 異步電路非常容易產(chǎn)生毛刺，且易受環(huán)境的影響，不利于器件的移植；

同步電路

1. 電路的核心邏輯是由各種各樣的觸發(fā)器實(shí)現(xiàn)的，所以比較容易使用寄存器的異步復(fù)位/置位端，以使整個(gè)電路有一個(gè)確定的初始狀態(tài)；

2. 整個(gè)電路是由時(shí)鐘沿驅(qū)動(dòng)的；

3. 以觸發(fā)器為主體的同步時(shí)序電路可以很好的避免毛刺的影響，使設(shè)計(jì)更可靠；

4. 同步時(shí)序電路利于器件移植，因?yàn)榄h(huán)境以及器件工藝對(duì)同步電路的影響幾乎可以不考慮

5. 同步電路可以容易的組織流水線，提高芯片的運(yùn)行速率

6. 同步電路可以很好的利用先進(jìn)的設(shè)計(jì)工具，如靜態(tài)時(shí)序分析工具等，為設(shè)計(jì)者提供了最大便利條件，便于電路錯(cuò)誤分析，加快設(shè)計(jì)進(jìn)度。

同步時(shí)序設(shè)計(jì)規(guī)則

1. 盡可能在整個(gè)設(shè)計(jì)中只使用一個(gè)主時(shí)鐘，同時(shí)只適用同一個(gè)時(shí)鐘沿，主時(shí)鐘走FPGA 全局網(wǎng)絡(luò)，因?yàn)镕PGA器件中的全局時(shí)鐘資源是專門為降低時(shí)鐘的抖動(dòng)和扭曲而設(shè)計(jì)的，在Xilinx FPGA當(dāng)中，采用專門的時(shí)鐘管理模塊（CMT）來管理全局時(shí)鐘資源，有效的提高了時(shí)鐘的質(zhì)量；

2. 在FPGA設(shè)計(jì)中，所有輸入、輸出信號(hào)均應(yīng)通過寄存器寄存，寄存器接口當(dāng)作異步接口考慮；

3. 當(dāng)全部電路不能用同步電路設(shè)計(jì)的時(shí)候，也就是說需要多個(gè)時(shí)鐘來實(shí)現(xiàn)的時(shí)候，原則上將電路分成多個(gè)局部同步電路來設(shè)計(jì)，各局部電路接口之間采用異步電路來考慮；

4. 電路設(shè)計(jì)中需要考慮時(shí)序余量，當(dāng)設(shè)計(jì)無(wú)法滿足理論最高頻率的時(shí)候，芯片就會(huì)無(wú)法可靠工作

5. 電路中所有寄存器、狀態(tài)機(jī)在單板上電復(fù)位時(shí)候應(yīng)處于一個(gè)已知的狀態(tài)；

總結(jié)

同步時(shí)序電路更適合現(xiàn)代FPGA設(shè)計(jì)，另外，隨著FPGA/CPLD的規(guī)模越來越大，設(shè)計(jì)者無(wú)需像以前一樣經(jīng)常使用行波計(jì)數(shù)器或者異步脈沖生成器等典型的異步邏輯設(shè)計(jì)方式以節(jié)約設(shè)計(jì)所消耗的面積資源，而新型FPGA豐富的邏輯資源、強(qiáng)大的EDA綜合實(shí)現(xiàn)工具為時(shí)序驅(qū)動(dòng)優(yōu)化提供了良好的條件，現(xiàn)代FPGA推薦使用同步時(shí)序邏輯設(shè)計(jì)。

編輯：hfy