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      基于Arty Artix-35T FPGA開發(fā)板的DDR3和mig介紹

      電子設(shè)計 ? 來源：FPGA開源工作室 ? 作者：FPGA開源工作室 ? 2021-01-01 10:09 ? 次閱讀

      講解xilinx FPGA 使用mig IP對DDR3的讀寫控制，旨在讓大家更快的學(xué)習(xí)和應(yīng)用DDR3。

      本實驗和工程基于Digilent的Arty Artix-35T FPGA開發(fā)板完成。

      軟件使用Vivado 2018.1。

      第一篇：DDR3和mig的介紹

      1 DDR3介紹

      以鎂光的MT41K128M16為例來介紹DDR3。

      pIYBAF9uE2qAHIVbAAHS4dqArOU295.png

      通過以上信息我們即可知道DDR3的內(nèi)存容量，Row,Column和Bank的地址位寬。開發(fā)板選用的MT41K128M16 DDR3的容量為16Megx16x8banks=2048Mb=2Gb。

      1.1 DDR3命名

      o4YBAF9uE2yAT67mAAP0sApAePg223.png

      我們通過Configuration,Package,Speed...等DDR3的命名可知道DDR3的容量，封裝，速度等級等信息。

      1.2 DDR3的內(nèi)部結(jié)構(gòu)

      o4YBAF9uE26ABYlqAAOVpl4MXBc849.png

      1.3接口

      pIYBAF9uE3SAZg9dAA0iZXDomCA625.png


      o4YBAF9uE3mAG_zIAAncdM3DkKg287.png


      pIYBAF9uE32APTcoAAkGM4Y9FlI101.png

      使用xilinx mig IP來控制DDR3的數(shù)據(jù)讀寫我們了解DDR3以上信息即可。

      2 mig介紹

      pIYBAF9uE4CAdY-SAASUlIlLE10677.png

      如上圖所示，mig(Memory Interface Solution) IP由三部分組成User Interface Block,Memory Controller和Physical Layer。IP的一邊是連接DDR3的接口（Physical Interface），另一邊是用戶邏輯控制接口（User FPGA Logic）。想要正確的控制DDR3的讀寫，我們需要正確的設(shè)置mig IP和正確的用戶邏輯控制接口邏輯。

      2.1 mig user interface

      o4YBAF9uE4SAdiP2AAgH29E3B-0197.png


      pIYBAF9uE4eAZzRfAAVisMBC2fU403.png

      pIYBAF9uE4uAeHwlAAm33sCHFDk481.png

      對于mig用戶端接口含義我們將在《第三篇--mig IP用戶邏輯接口讀寫時序分析》中詳細介紹。

      3 DDR3原理圖和FPGA原理圖

      o4YBAF9uE46ADGqiAAZl3cBrCrw620.png


      pIYBAF9uE5GAIBGHAAXsavxkDZY307.png

      通過DDR3的原理圖我們可以知道DDR3的供電電壓為1.35V。DDR3掛在FPGA的34 bank上。

      編輯：hfy


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