SoC的全稱叫做：System-on-a-ChIP，中文意思是“把系統(tǒng)做在一個(gè)芯片上”，你可以想像成PC時(shí)代的電腦核心CPU，在智能終端時(shí)代，手機(jī)的核心就是這個(gè)SoC。

它包含了計(jì)算機(jī)上的大部分部件。顧名思義，這是一個(gè)在硅芯片上制造的整個(gè)系統(tǒng)。SoC的美妙之處在于它將所有組件集成在一個(gè)襯底上。在半導(dǎo)體中，襯底是用來制造集成電路的硅薄膜。與傳統(tǒng)主板相比，SoC將可更換部件集成到單個(gè)芯片上，從而減小了尺寸并提高了效率。與集成電路一起，SoC還包括用于集成的軟件和互連結(jié)構(gòu)。軟硬件集成方法使SoC體積更小，允許更少的功耗，并且比標(biāo)準(zhǔn)的多芯片系統(tǒng)更可靠。

是什么構(gòu)成了SoC

SoC可以分為以下類型：

1.圍繞微控制器構(gòu)建

2.圍繞微處理器構(gòu)建

3.針對(duì)特定應(yīng)用構(gòu)建

4.可編程SoC （PSoC）。

一個(gè)SoC的組成包括：一個(gè)處理器，主、次存儲(chǔ)器和輸入/輸出端口。其他重要部件包括GPU、WiFi模塊、數(shù)字信號(hào)處理器（DSP）和各種外設(shè)，如USB、以太網(wǎng)、串行外設(shè)接口（SPI）、ADC、DAC，甚至FPGA。通常，它有多個(gè)核。根據(jù)各種決定因素和偏好，核心可以是微控制器、微處理器、DSP，甚至是ASIP（應(yīng)用程序特定指令集處理器）。ASIP有基于特定應(yīng)用的指令集。

通常，SoC使用ARM體系結(jié)構(gòu)，它屬于RISC，需要較少的數(shù)字設(shè)計(jì)，從而使其與嵌入式系統(tǒng)兼容。ARM架構(gòu)比8051這樣的處理器更節(jié)能，因?yàn)榕c使用CISC架構(gòu)的處理器相比，使用RISC架構(gòu)的處理器需要更少的晶體管。這也降低了散熱和成本。

下圖顯示了一個(gè)SoC框圖的示例。

處理器

SoC的核心是處理器。它通常有多個(gè)處理器核心。多核允許不同的進(jìn)程同時(shí)運(yùn)行，這提高了系統(tǒng)的速度，因?yàn)樗褂?jì)算機(jī)可以同時(shí)執(zhí)行多個(gè)操作?；旧?，操作系統(tǒng)將多個(gè)內(nèi)核視為多個(gè)cpu，從而提高了性能。當(dāng)多個(gè)核心被安裝到同一個(gè)芯片上時(shí)，由于核心之間更快的通信，所以延遲就會(huì)更少。多核系統(tǒng)只有一個(gè)多核CPU插槽。

由于超線程，對(duì)于操作系統(tǒng)，單核作為兩個(gè)邏輯單元出現(xiàn)。超線程允許在兩個(gè)cpu之間共享物理資源。

數(shù)字信號(hào)處理器（DSP）

DSP是一種針對(duì)數(shù)字信號(hào)處理的操作進(jìn)行優(yōu)化的芯片。包括傳感器、執(zhí)行器、數(shù)據(jù)處理和數(shù)據(jù)分析的操作，它可用于圖像解碼。DSP的使用節(jié)省了其他處理任務(wù)的CPU周期，從而提高了性能。專用DSP更節(jié)能，這使得它們適合在SoC中使用。用于DSP核心的指令集是SIMD（單指令多數(shù)據(jù)）和VLIW（超長(zhǎng)指令字）。這種體系結(jié)構(gòu)的使用允許并行處理指令和超標(biāo)量執(zhí)行。DSP用于執(zhí)行快速傅里葉變換、卷積、乘法累加等操作。

SoC上的內(nèi)存

SoC有基于應(yīng)用程序的內(nèi)存。這些存儲(chǔ)器是用于計(jì)算的半導(dǎo)體存儲(chǔ)器塊。半導(dǎo)體存儲(chǔ)器通常是指在單個(gè)硅片上制造的金屬氧化物半導(dǎo)體存儲(chǔ)器單元。內(nèi)存類型包括：

易失性存儲(chǔ)器：斷電后會(huì)丟失數(shù)據(jù)的存儲(chǔ)器。換句話說，它們需要恒定的電源來保存信息。易失性存儲(chǔ)器更快、更便宜，這也是被大眾所接受的原因。

RAM是一種易失性存儲(chǔ)器。最常用的RAM是SRAM和DRAM。SRAM由1、3或6個(gè)晶體管組成的存儲(chǔ)單元組成。相反，DRAM只有一個(gè)MOSFET和一個(gè)根據(jù)FET狀態(tài)進(jìn)行充放電的電容。然而，DRAM容易受到電容泄漏電流的影響。DRAM的一個(gè)顯著優(yōu)點(diǎn)是它比SRAM便宜。如果一個(gè)SoC有一個(gè)緩存層次結(jié)構(gòu)，SRAM被用于緩存，DRAM被用于主存儲(chǔ)器。這是因?yàn)榕c主存相比，高速緩存需要更快的內(nèi)存類型。

也有專為非易失性函數(shù)設(shè)計(jì)的RAM類型。例如FRAM，MRAM，它以磁性狀態(tài)存儲(chǔ)數(shù)據(jù)，PRAM（參數(shù)隨機(jī)存取存儲(chǔ)器），它在Macintosh計(jì)算機(jī)中用于存儲(chǔ)系統(tǒng)設(shè)置，包括顯示和時(shí)區(qū)設(shè)置。除此之外，還有RRAM（電阻隨機(jī)存取存儲(chǔ)器），它有一個(gè)叫做記憶電阻的組件。記憶電阻是一種電阻，其電壓隨所施加的電壓而變化。

非易失性記憶：即使在沒有電源的情況下也能保留信息的記憶。ROM（只讀存儲(chǔ)器）是一種非易失性存儲(chǔ)器。ROM的類型包括EPROM（可擦可編程只讀存儲(chǔ)器），它是一組浮動(dòng)?xùn)啪w管。紫外線可擦可編程只讀存儲(chǔ)器（紫外線可擦可編程只讀存儲(chǔ)器），用紫外光擦除并重新編程數(shù)據(jù)，EEPROM（電可擦可編程只讀存儲(chǔ)器）和閃存。

選擇的內(nèi)存類型取決于設(shè)計(jì)規(guī)范和應(yīng)用程序。

片上通信

傳統(tǒng)上，總線體系結(jié)構(gòu)用于SoC的執(zhí)行單元之間的通信。然而，近年來，片上網(wǎng)絡(luò)互聯(lián)技術(shù)已經(jīng)成為一種取代總線架構(gòu)的趨勢(shì)。

總線通信的一個(gè)流行的例子是ARM的AMBA（高級(jí)微控制器總線體系結(jié)構(gòu)）總線協(xié)議?？偩€體系結(jié)構(gòu)用于驅(qū)動(dòng)組件之間的數(shù)據(jù)。片上總線體系結(jié)構(gòu)可分為共享總線、層次總線和環(huán)形拓?fù)浣Y(jié)構(gòu)。不同的公司根據(jù)芯片的設(shè)計(jì)和應(yīng)用設(shè)計(jì)了不同的架構(gòu)。例如Altera AVALON， IBM CORECONNECT， silicon ore Corporation的WISHBONE。

片上網(wǎng)絡(luò)采用系統(tǒng)級(jí)網(wǎng)絡(luò)技術(shù)進(jìn)行片上流量管理。NOC是一種同構(gòu)、可擴(kuò)展的交換結(jié)構(gòu)網(wǎng)絡(luò)，用于傳輸多用途數(shù)據(jù)包。這個(gè)體系結(jié)構(gòu)本質(zhì)上是通過用戶定義的技術(shù)分層。通信在三層通信方案上進(jìn)行，即事務(wù)、傳輸和物理。

NOC互連結(jié)構(gòu)的目標(biāo)是減少芯片上的線路路由擁塞，提供更好的時(shí)間閉合，對(duì)SoC設(shè)計(jì)進(jìn)行各種IPs的標(biāo)準(zhǔn)化改變。NOC體系結(jié)構(gòu)已被證明更節(jié)能，并能滿足吞吐量要求。

外部接口

SoC接口會(huì)按預(yù)定的程序進(jìn)行延遲。外部接口通?；赪iFi、USB、以太網(wǎng)、I2C、SPI、HDMI等通信協(xié)議。如果需要，可以添加模擬接口與傳感器和執(zhí)行器接口。

其他組件

對(duì)于一個(gè)功能完整的SoC來說，其他必要的組件包括時(shí)鐘、定時(shí)器、振蕩器、鎖相環(huán)系統(tǒng)、穩(wěn)壓器和電源管理單元等定時(shí)源。

SoC設(shè)計(jì)流程

SoC設(shè)計(jì)流程以架構(gòu)協(xié)同設(shè)計(jì)為目標(biāo)，即同時(shí)設(shè)計(jì)硬件和軟件。設(shè)計(jì)流程必須考慮優(yōu)化目標(biāo)和各種約束條件。下圖是一個(gè)從規(guī)范到制造的SoC設(shè)計(jì)流程示例，不同的團(tuán)隊(duì)執(zhí)行制造SoC所涉及的每個(gè)步驟。

如今我們正在使用MOS技術(shù)制作SoC。最小的MOS技術(shù)是TSMC和三星共同開發(fā)的3nm技術(shù)。然而，今天的大多數(shù)器件都使用10nm技術(shù)。制作過程包括設(shè)計(jì)的網(wǎng)表生成，然后是物理設(shè)計(jì)流程。在整個(gè)過程中，需要特別注意靜態(tài)時(shí)序分析（STA），即數(shù)字電路中的時(shí)序計(jì)算。STA還用于驗(yàn)證計(jì)時(shí)性能和檢查任何計(jì)時(shí)違反。當(dāng)數(shù)字電路中的觸發(fā)器處于未知狀態(tài)（既不是1也不是0）時(shí)，時(shí)序違反會(huì)導(dǎo)致亞穩(wěn)態(tài)。

在制作步驟1中，分析設(shè)計(jì)規(guī)范，并生成執(zhí)行規(guī)范所需的IP列表。這些IP通常外包給第三方IP供應(yīng)商。這些IP可以是軟核、硬核，這取決于更改參數(shù)的靈活性水平。IP也可以由同一家公司制作。

在步驟2中，集成IP，生成整個(gè)設(shè)計(jì)的RTL描述。RTL代表寄存器傳輸級(jí)別，它包括各種硬件描述語(yǔ)言的使用，如Verilog、System Verilog和VHDL。RTL是硬件寄存器之間的同步數(shù)字電路的型號(hào)。

在步驟3中，一個(gè)門級(jí)網(wǎng)表由SoC積分器生成。網(wǎng)關(guān)級(jí)的網(wǎng)表（netlist）包含有關(guān)標(biāo)準(zhǔn)單元的邏輯連接性的數(shù)據(jù)：組合單元格、順序單元格和網(wǎng)絡(luò)。網(wǎng)絡(luò)是由兩個(gè)或多個(gè)相互連接的組件組成的一組。用于測(cè)試的設(shè)計(jì)（DFT）工具用于提高可測(cè)試性。

在步驟4中，根據(jù)物理設(shè)計(jì)流程將網(wǎng)關(guān)級(jí)網(wǎng)表轉(zhuǎn)換為布局。在這個(gè)階段也可以導(dǎo)入IP核。物理設(shè)計(jì)包括將設(shè)計(jì)的電路表現(xiàn)形式轉(zhuǎn)換成幾何形狀，從而在制造后使元件發(fā)揮作用。

在步驟5中，假設(shè)靜態(tài)時(shí)序分析和功率分析已經(jīng)完成，最終的布局將被開發(fā)并送往制造。

第6步，在組裝過程中檢查制作好的芯片。在此步驟之前，要徹底檢查芯片的邏輯正確性。這種檢查被稱為功能驗(yàn)證，它占整個(gè)過程的很大一部分。為了執(zhí)行驗(yàn)證，像SystemC、System Verilog這樣的語(yǔ)言越來越受歡迎，他們應(yīng)對(duì)復(fù)雜性有自己的妙招。

重要的是，在制造后對(duì)芯片進(jìn)行任何更改都是非常困難和昂貴的。因此，設(shè)計(jì)的仿真（原型）是在制造之前進(jìn)行的。這通常使用FPGA來完成，因?yàn)樗强芍匦戮幊痰模⑶以试S調(diào)試。

SoC的優(yōu)缺點(diǎn)

SoC的主要目標(biāo)是最小化外部組件。因此，較之單板機(jī)有以下優(yōu)點(diǎn)：

1.大?。篠oC的大小相當(dāng)于一枚硬幣。由于MOS技術(shù)的不斷演進(jìn)，SoC可以做得非常小，同時(shí)能夠執(zhí)行復(fù)雜的任務(wù)。尺寸不影響芯片的特性。

2.低功耗：SoC針對(duì)手機(jī)等低功耗設(shè)備進(jìn)行了優(yōu)化。低功耗讓手機(jī)的電池容量更高。

3.靈活性：SoC很容易重新編程，這使得它們很靈活。它們?cè)试SIP的重用。

4.可靠性：SoC提供了更高的電路安全性，降低了設(shè)計(jì)復(fù)雜性。

5.成本效益：主要由于較少的物理組件和設(shè)計(jì)重用

6.更快的電路操作

但它也有一些缺點(diǎn)：

1.耗時(shí)：從設(shè)計(jì)到制造的整個(gè)過程可能需要6個(gè)月到1年。因此，市場(chǎng)需求的時(shí)間是非常高的。

2.設(shè)計(jì)驗(yàn)證要求非常高，消耗了總時(shí)間的70%。由于SoC設(shè)計(jì)的日益復(fù)雜，設(shè)計(jì)驗(yàn)證越來越繁瑣。此外，IP的可用性和兼容性起著非常重要的作用，可以增加上市時(shí)間。

3.制造成本呈指數(shù)增長(zhǎng)。

4.對(duì)于小批量產(chǎn)品，SoC可能不是最佳選擇。

應(yīng)用程序

今天，SoC最常見的應(yīng)用是移動(dòng)應(yīng)用，包括智能手機(jī)、智能手表和平板電腦。其他應(yīng)用包括信號(hào)語(yǔ)音處理，PC接口，數(shù)據(jù)通信。由于集成了LTE和無線網(wǎng)絡(luò)等通信模塊，SoC也被應(yīng)用到個(gè)人電腦上。

目前市場(chǎng)上最受歡迎的當(dāng)屬由高通生產(chǎn)的SoC，用于智能手機(jī)、智能手表和即將到來的5G網(wǎng)絡(luò)兼容。其他制造商包括英特爾科技、三星、蘋果、華為海思等。

編輯：hfy