2020年12月，由日本工業(yè)技術(shù)研究院（AIST）和中國臺灣半導(dǎo)體研究中心（TSRI）代表的聯(lián)合研究小組宣布了用于2nm世代的Si（硅）/ Ge（硅）/ Ge層壓材料。他們同時宣布，已開發(fā)出一種異質(zhì)互補場效應(yīng)晶體管（hCFET）。

由于微加工技術(shù)的進步，電場效應(yīng)晶體管（FET）已實現(xiàn)了高性能和低功耗。

在22nm世代中，它推進到被稱為“ FinFET”的三維柵極結(jié)構(gòu)的FET。此外，GAA（全方位門）結(jié)構(gòu)已作為替代版本出現(xiàn)。

除此之外，還有一種稱為CFET結(jié)構(gòu)的技術(shù)，該結(jié)構(gòu)是將n型FET和p型FET彼此堆疊的結(jié)構(gòu)。其面積可以大大減小，速度可以提高。

FET結(jié)構(gòu)路線圖資料來源：AISTAIST

一直在研究和開發(fā)混合了硅n型FET和鍺p型FET的CMOS技術(shù)。另一方面，TSRI一直致力于開發(fā)精細工藝技術(shù)，以在2nm世代之后實現(xiàn)3D溝道。因此，兩家公司于2018年啟動了一項國際聯(lián)合研究項目，以利用各自的優(yōu)勢。

該項目旨在開發(fā)可堆疊Si和Ge層的Si / Ge異質(zhì)溝道集成平臺，并且是一種低溫異質(zhì)材料鍵合技術(shù)（LT-HBT ），可在200°C或更低的溫度下堆疊高質(zhì)量的Si和Ge層。開發(fā)了低溫異質(zhì)層粘接技術(shù)。由于所有的層壓和刻蝕工藝都可以在低溫下進行，因此其特點是對Si層和Ge層的破壞極小，可以實現(xiàn)高質(zhì)量的Si / Ge異質(zhì)溝道集成平臺。

該產(chǎn)品制造過程如下。首先，準備在主晶片上外延生長Ge的“主晶圓”和“供體晶圓”。SiO2絕緣膜沉積在主硅片的每一個上以活化表面。然后，將其直接在200°C下粘合。然后，順序地去除施主硅片的Si襯底，BOX絕緣膜和Si層。最后，使用東北大學開發(fā)的中性束刻蝕（NBE）將Ge均勻薄化。

結(jié)果，實現(xiàn)了Si / Ge異質(zhì)溝道層疊結(jié)構(gòu)。這項技術(shù)可以大大簡化hCFET的制造過程，也可以用于其他多層結(jié)構(gòu)。

使用低溫異種材料鍵合技術(shù)的Si / Ge異質(zhì)通道層壓工藝過程來源：AIST

該研究小組使用已開發(fā)的Si / Ge異質(zhì)溝道堆疊平臺創(chuàng)建了hCFET。形成具有相同溝道圖案的Si和Ge層，并且去除Si層和Ge層之間的絕緣層以形成納米片狀的層疊溝道結(jié)構(gòu)。從SEM俯瞰圖，可以確認Ge和Si通道是暴露的。

在該結(jié)構(gòu)上沉積高k柵絕緣膜（Al2 O3）和金屬柵（TiN）以覆蓋整個溝道，并且上下放置GAA結(jié)構(gòu)“ 硅n型FET”和“ p型FET”。已經(jīng)實現(xiàn)了堆疊的hCFET。從TEM截面圖，發(fā)現(xiàn)上部的Ge層和下部的Si層以具有約50nm的溝道寬度的納米片的形式層疊。這些結(jié)構(gòu)也可以通過TEM EDX分析來確認。

此外，我們成功地通過單個柵極同時操作了這些“ n型FET”和“ p型FET”。事實證明，通過LT-HBT堆疊不同的通道作為2nm世代晶體管技術(shù)極為有效。

這項研究的結(jié)果是日本小組（AIST和東北大學），由高級CMOS技術(shù)研究小組的研究員Chang Wen Hsin，AIST的器件技術(shù)研究部門以及TSRI的Lee Yao-Jen Research代表。它是由研究員組成的中國臺灣團隊（交通大學，成功大學，南方國際大學，臺灣大學，國立中山大學，愛子大學，工業(yè)技術(shù)學院，臺灣日立高科技）的國際合作研究小組。

國際合作研究小組，連同急于向包括海外的私人公司建立一個高精度的異構(gòu)渠道集成平臺，有望進行為期三年的技術(shù)轉(zhuǎn)讓。
責編AJX