隨著先進工藝一步步向高端邁進，芯片制造商持續(xù)在最新工藝節(jié)點的晶體管制造技術上取得進步，但互連技術似乎跟不上先進工藝的步伐。

芯片行業(yè)正在研究幾種新的技術來解決互連瓶頸，其中許多解決方案仍處于研發(fā)階段，估計在短期時間內不會出現(xiàn)——可能要等到2nm，2nm的上市時間預測在2023/2024年。此外，解決方案需要采用不同材料，以及采用新的昂貴工藝。

在此之前，業(yè)界會繼續(xù)解決先進芯片的一些問題，這些芯片由晶體管、接觸孔和互連三部分組成。位于晶體管頂部的互連由微小的銅線組成，這些銅線將電信號從一個晶體管傳輸?shù)搅硪粋€。如今的先進芯片的互連有10到15層，每層都包含一個復雜的銅布線方案，并使用微小的銅過孔連接。

此外，晶體管結構和互連通過一個中間層（MOL）連接。MOL層由一系列微小的接觸孔結構組成。

在近10年前，先進芯片的問題開始在20nm和16nm/14nm的節(jié)點處越積越多。當時晶體管內部更加緊湊的銅互連，造成芯片中不必要的電阻電容（RC）延遲。簡單地說，讓電流通過這些細線變得越來越困難。隨著時間的推移，芯片制造商已經(jīng)能夠將晶體管和互連縮小到最新的節(jié)點，即7nm/5nm。但在每個節(jié)點上，復雜的互連方案會導致其在芯片延遲的占比增加。

“隨著晶體管尺寸的縮小，連接它們的金屬線也必須在多層互連堆積的整體層高結構中進行，”Lam Research大學項目主管Nerissa Draeger解釋道?！半S著一代又一代新節(jié)點的出現(xiàn)，這些局部互連變得越來越窄，越來越密，現(xiàn)有的銅互連面臨著重大挑戰(zhàn)。例如，進一步減小線寬或高度將會顯著增加線的電阻?！?/p>

其中許多問題可以追溯到銅互連的制造。為此，芯片制造商在晶圓廠采用了所謂的銅雙金屬嵌套工藝。這是由IBM在20世紀90年代后期開發(fā)的。芯片制造商在大約25年前開始在220nm/180nm處植入雙金屬嵌套工藝，并從那時起一直在擴展這項技術。

芯片制造商將這項技術推廣到更先進的節(jié)點，并計劃將其擴展到3nm。不過，在3nm之后，RC延遲問題可能會變得更加棘手，因此業(yè)界極需要一個新的解決方案。

這個解決方案就是找到下一代的互聯(lián)技術，這對芯片的擴展至關重要。但是，如果業(yè)界無法開發(fā)出下一代、高性價比的2nm以后的互連方案，我們今天所知的芯片微縮可能會逐漸停頓。

目前行業(yè)正在研發(fā)的是2nm及以后的各種新型互連技術。其中有：● 混合金屬化或預填充。這將不同的金屬嵌套工藝與新材料相結合，以實現(xiàn)更小的互連和更少的延遲。

● 半金屬嵌套。這是一個更激進的方法，使用減法蝕刻，實現(xiàn)微小的互連。

● 超級通孔、石墨烯互連和其他技術。這些都還處在研發(fā)中，因為行業(yè)仍在積極尋找銅的替代品。每項提議的研發(fā)技術都面臨挑戰(zhàn)。因此，行業(yè)正在做兩手準備，并開發(fā)替代方法來開發(fā)新的系統(tǒng)級設計。先進封裝是其中一種方法，預計它將繼續(xù)獲得牽引力，無論在什么節(jié)點。

▲ BEOL（銅互連層）和FEOL（晶體管級）來源：維基百科

從鋁到銅

在芯片制造工藝中，晶體管是在晶圓廠的晶圓上制造的。這一工藝是在生產(chǎn)線的前道進行的。而互連和MOL層，是在另一個單獨的晶圓廠稱為后道線（BEOL）制造的。

直到20世紀90年代，芯片都采用了基于鋁材料的互連技術。但在上世紀90年代末，當先進芯片接近250nm時，鋁無法承受器件中更高的電流密度而選擇銅作為替代。

因此，從20世紀90年代末的220nm/180nm開始，芯片制造商開始從鋁轉向銅。據(jù)IBM稱，銅互連電路的導電電阻比鋁低40%，這有助于提高芯片的性能。

1997年，IBM宣布了世界上第一個基于220nm技術的銅互連工藝。這種被稱為雙金屬嵌套（dual-damascene）的工藝成為芯片中銅互連制造的標準方法，沿用至今。

最初，這種工藝的芯片具有6層互連。當時，根據(jù)維基百科的數(shù)據(jù)，180nm設備的金屬間距為440nm至500nm。相比之下，在5nm節(jié)點，芯片由10到15層互連組成，金屬間距為36nm。根據(jù)TEL，金屬間距是指互連線之間的最小中心距。

在雙金屬嵌套工藝中，首先在器件表面沉積低k介電材料?；谔紦诫s氧化物材料，低k薄膜被用來作為器件的一部分與另一部分的絕緣層。

下一步是在電介質材料中形成微小的通孔和溝槽。每個節(jié)點上的通孔/溝槽越來越小。因此，在當今的先進芯片中，芯片制造商正在使用極紫外光刻技術（EUV）來設計通孔。

在未來的節(jié)點上，通孔將需要具有多圖形的EUV?！癊UV多圖形模式的挑戰(zhàn)與ArFi（193nm浸沒）實施過程中遇到的挑戰(zhàn)非常相似，”布魯爾科學公司的高級技術專家Doug Guerrero說?！叭绻褂肁rFi或EUV，（機器對機器的）掩膜將變得至關重要。從材料的觀點來看，多重圖形化總是包括合并平面化層。平面化材料也稱為間隙填充材料。它們必須填充和平整一個高深寬比的非常狹窄的溝槽?！?/p>

在該步驟之后，蝕刻圖形化結構，形成通孔和溝槽。然后，使用物理氣相沉積（PVD），在溝槽內沉積基于氮化鉭（TaN）的薄阻擋材料。然后，在TaN阻擋層上沉積鉭（Ta）襯墊材料。最后，利用電化學沉積（ECD）技術在通孔/溝槽結構中填充銅。這個工藝在每一層要重復多次，形成一個銅布線方案。

這一工藝在20nm之前沒有任何問題，當時互連中的銅電阻率呈指數(shù)級增加，導致芯片延遲。因此，從22nm和/或16nm/14nm開始，芯片制造商開始做出一些重大改變。在互連方面，許多人用鈷代替鉭作為內襯，這有助于降低互連中的電阻。

同樣在這些節(jié)點上，芯片制造商也從傳統(tǒng)的平面晶體管轉向下一代FinFETs，后者以更低的功耗提供更高的性能。

在10nm處，英特爾采取了另一個步驟來降低芯片的電阻。英特爾10nm工藝采用13層金屬。英特爾的前兩個局部互連層，稱為金屬0（M0）和金屬1（M1），將鈷作為導電金屬，而不是銅。其余的層使用傳統(tǒng)的銅金屬。

其他芯片制造商則將銅價維持在M0和M1。不過，在10nm/7nm的情況下，所有芯片制造商都將MOL中的微小觸點材料從鎢改為鈷，這也降低了線電阻。

如今，領先的芯片制造商已經(jīng)將FinFETs和銅互連擴展到5nm。可以肯定的是，先進節(jié)點芯片的應用，使得新的和更快的系統(tǒng)成為可能。

“毫無疑問，能夠以比現(xiàn)在快10倍的速度進行計算在商業(yè)上是有用的，而且是有競爭力的，即使是在非技術性市場，”D2S首席執(zhí)行官Aki Fujimura表示?！皩Ω哂嬎隳芰Φ男枨髱缀鯖]有盡頭?！?/p>

▲ 雙金屬嵌套制造工藝；（a）通孔圖形化；（b）通孔和溝槽圖形化；（c）阻擋層沉積和銅籽晶沉積；（d）電鍍銅和通過化學機械拋光去除多余部分；（e）覆蓋層沉積資料來源：TU Wien/Institute for Microelectronics

不過，仍有一些令人不安的跡象即將出現(xiàn)?？s小晶體管的好處是在每個節(jié)點上都在減少，RC延遲問題仍然存在。

“在7nm和/或5nm代工節(jié)點，銅互連可能由鉭氮化物阻擋層和鈷作為內襯組成，”IBM高級BEOL互連技術研究部高級經(jīng)理Griselda Bonilla說?！爱敵叽缈s小時，線電阻不成比例地增加，占總延遲的比例更高。電阻的增加是由幾個因素驅動的，包括導體橫截面的減小，由于無標度的高電阻率阻擋層和襯層而導致的銅體積分數(shù)的進一步降低，以及由于表面和晶界的有損電子散射而導致的電阻率增加?！?/p>

遷移到3nm及以后

不過，這并沒有阻止該行業(yè)向下一個節(jié)點進軍。如今，領先的代工廠正在生產(chǎn)5nm、3nm/2nm及更高規(guī)格的產(chǎn)品。

三星計劃在3nm的時候生產(chǎn)下一代晶體管，稱為環(huán)柵場效應晶體管。臺積電計劃將FinFETs擴展到3nm，但將在2nm左右遷移到環(huán)柵。

當鰭（fin）寬度達到5nm（相當于3nm節(jié)點）時，F(xiàn)inFETs接近其實際極限。環(huán)柵晶體管比FinFETs具有更好的性能、更低的功耗和更低的漏電，但它們的制造難度更大，成本也更高。

根據(jù)Imec的數(shù)據(jù)，在3nm處，金屬間距將在24nm到21nm之間。而在3nm，芯片制造商將繼續(xù)擴展和使用傳統(tǒng)的銅雙金屬嵌套工藝和現(xiàn)有的材料，這意味著RC延遲仍將是芯片的問題。

“當我們遷移到3nm節(jié)點時，我們將看到使用多圖形化EUV的、小于25nm的臨界Mx間距的BEOL會繼續(xù)縮放，”KLA工藝控制解決方案主管Andrew Cross說?！斑@種持續(xù)的間距縮放將繼續(xù)影響線電阻和通孔阻力，因為阻隔材料的厚度縮放比間距慢。”

在研發(fā)方面，行業(yè)將繼續(xù)探索各種新技術，以幫助解決3nm及以后的這些或其他問題?！霸?4nm左右的金屬間距下，我們預計將開始看到一些有利的設計和材料變化，”O(jiān)nto Innovation戰(zhàn)略產(chǎn)品營銷高級總監(jiān)Scott Hoover說?！斑@包括完全自對準通孔、埋入式電源軌、supervia集成方案，以及更廣泛地采用釕襯墊?！?/p>

在BEOL中開發(fā)的電源軌是設計用來處理晶體管中的電源傳輸網(wǎng)絡功能的微小結構。Imec正在開發(fā)下一代埋入式電力軌（BPR）技術。在FEOL中開發(fā)的BPRs被埋入晶體管中，以幫助釋放互連的路由資源。

此外，業(yè)界還一直探索在互連中使用釕材料作為襯墊?！搬懸愿纳沏~的潤濕性和填充間隙而聞名，”IBM的Bonilla說?！半m然釕具有優(yōu)異的銅潤濕性，但它也有其他缺點，例如電遷移壽命較短，以及化學機械拋光等單元工藝挑戰(zhàn)。這減少了行業(yè)中釕襯墊的使用。”

其他新的和更有前途的互連解決方案即將出現(xiàn)，但它們可能要到2023/2024年的2nm到來時才會出現(xiàn)。根據(jù)Imec的路線圖，行業(yè)可以從今天的雙金屬嵌套工藝轉移到下一代技術，稱為2nm混合金屬化。接下來將是半金屬嵌套和其他計劃。

所有這些都取決于幾個因素，即開發(fā)新工藝、新材料和新設備的能力。成本也是關鍵。

“沒人想到現(xiàn)在的計劃能延續(xù)這么多代人。這是通過漸進式的改進和大量的艱苦工作完成的，”LamResearch計算產(chǎn)品副總裁David Fried說?！拔磥頃懈卮蟮淖兓?，但我預測它們將以更具進化性的改進源源不斷地引入。很明顯，可靠性對降低層間介電常數(shù)k值提出了一些主要障礙，但這一點仍在繼續(xù)降低。隨著填充材料的變化，對襯墊的要求（或甚至有襯墊/阻擋層的要求）也會發(fā)生變化。與這些材料相關的工藝將呈現(xiàn)不同集成方案的優(yōu)點和缺點，例如雙金屬嵌套、單金屬嵌套、完全自對準工藝，甚至減法金屬化。在幾代人的時間里，BEOL看起來可能與今天完全不同，但我預計這實際上是許多漸進式變化的產(chǎn)物，所有這些變化都是同時發(fā)生的。”

盡管如此，對于最主要的層，今天的銅金屬嵌套工藝將延伸進去?！半p金屬嵌套總是一個力道的問題。只要我們的間距在26納米或24納米以上，這幾乎仍然是銅和鈷的領地，”Imec納米互連項目主管Zsolt Tokei說?！芭R界點是當你的間距低于20納米時。在20納米間距以下，存在許多問題。這不僅是電阻問題，更是可靠性問題，尤其是銅。”

大致上在這個相當于2nm節(jié)點的間距上，工業(yè)界希望向一種稱為混合金屬化的技術進行遷移。有人稱之為預填充工藝。這項技術可能被插入最主要的層，但不太關鍵的層將繼續(xù)使用傳統(tǒng)的銅工藝。

在基本的混合金屬化流程中，將介質材料沉積在沉底上。然后，使用傳統(tǒng)的金屬嵌套工藝形成微小的銅過孔和溝槽。然后，重復這個工藝，形成微小的通孔和溝槽。

但下一步不是使用雙金屬嵌套工藝，而是選擇性沉積通孔金屬?？盏耐滋畛溆薪饘賹w，而不使用襯墊，”Tokei解釋道。“鉬、釕或鎢等金屬可以用來填充微小的通孔。最后完成了傳統(tǒng)的銅金屬化，這可以看作是一個單一的金屬嵌套銅金屬化?！?/p>

單金屬嵌套在半導體界并不是一種新工藝?！半p金屬嵌套工藝比單金屬嵌套更靈巧、更具成本效益。隨著技術的發(fā)展，雙金屬嵌套面臨的挑戰(zhàn)是在更高、更窄的線寬上通過組合開孔進行無缺陷的銅金屬化，”IBM研究人員的主要成員Takeshi Nogami說。“單金屬嵌套將這兩種金屬化圖形分離開來，使其更容易縮小寬度和間距尺寸，提高線長寬比，以減輕電阻的增加。”

混合金屬化在互連中使用兩種不同的金屬?！皩τ?nm來說，這很有意義，至少對一層來說是這樣，”Imec的Tokei說?！芭c雙金屬嵌套相比，通孔電阻更低，可靠性會提高。同時可以保持互連中銅的低電阻率。”

不過，混合金屬化存在一些障礙。有幾種不同且困難的沉積技術來實現(xiàn)間隙填充過程?！疤魬?zhàn)在于實現(xiàn)良好的通孔填充均勻性，而不損失可選擇性，”臺積電研究員M.H.Lee在IEDM的一篇論文中說?！按送猓讉缺跓o障礙物，通孔材料和底層金屬的潛在相互作用可能導致可靠性問題。”

何謂半金屬嵌套？

如果工業(yè)界能夠解決這些問題，則可以在2nm處植入混合金屬化。但如果要繼續(xù)芯片縮放，該行業(yè)可能需要2nm以后的另一種解決方案。

在2nm以后，下一個重要的步驟是許多人所說的半金屬嵌套工藝，這是一種針對最主要金屬間距的更激進的技術。在研發(fā)方面，業(yè)界探索半金屬嵌套有幾個原因。

“在雙金屬嵌套結構中，線的體積是銅晶粒生長的限制因素，”TEL技術高級主管Robert Clark說?！叭绻饘倬€是通過沉積金屬層形成的，金屬層可以退火，然后通過蝕刻形成線，那么晶粒尺寸可以增加。但對銅來說，這種工藝很難實現(xiàn)。像釕這樣的金屬在這種工藝中更容易處理，因此它有可能實現(xiàn)人們所說的半金屬嵌套工藝?！?/p>

半金屬嵌套的起點是20納米以下的間距?！拔覀兊哪繕耸?8納米及以下的半金屬嵌套。所以，也許四五年后就會這樣，”Imec的Tokei說。“這對一家邏輯工廠來說是破壞性的。等于建立了一個用于銅金屬化和雙金屬嵌套的晶圓廠?；旌辖饘倩瘞缀踝匀欢坏鼐瓦M入了這一流程。你需要一些像通孔預填充等新的功能。但除此而外，你還可以重復使用晶圓廠的一切?！?/p>

半金屬嵌套需要不同的工藝和新的設備。簡單地說，半金屬嵌套實現(xiàn)了具有空氣間隙的微小通孔，這減少了芯片中的RC延遲。

這項技術依賴于使用襯底蝕刻工藝的金屬圖形化。襯底蝕刻并不是新技術，它被用于舊的鋁互連工藝。但是，在2nm以下實現(xiàn)這項技術有幾個挑戰(zhàn)。

半金屬嵌套工藝從一個通孔開口的圖形開始，然后將其蝕刻成一個介電薄膜。然后，通孔被金屬充分填充，意思是金屬沉積一直持續(xù)到電介質上形成一層金屬。然后金屬被掩膜和蝕刻，以形成金屬線條，”Tokei在最近的一篇文章中說。

Imec在實驗室里設計了一種基于64位Arm CPU的12層金屬器件。該器件有兩層金屬互連使用釕材料。金屬線之間形成了空氣間隙。

“空氣間隙顯示出將性能提高10%的潛力，同時功耗降低5%以上，”Tokei說。“使用高深寬比導線可以將電源中的IR降降低10%，從而提高可靠性?！?/p>

然而，半金屬嵌套工藝還遠未投入生產(chǎn)。Tokei在最近的一篇論文中說：“半金屬嵌套方案有許多潛在的問題，例如對準、金屬蝕刻、LER、漏電、芯片-封裝相互作用、密封環(huán)兼容性、等離子體損傷和可路由性?！?/p>

結 論

除了上面列舉的以外，還有一些其他的互連技術正在研發(fā)中，比如超級孔、混合金屬-石墨烯互連以及銅的替代品。

不過，可以肯定的是，業(yè)界更愿意盡可能延長銅雙金屬嵌套的使用期限，因為下一代技術還面臨若干挑戰(zhàn)。

在某種程度上，行業(yè)需要下一代互聯(lián)技術。芯片制造商也許會找到解決辦法。但如果做不到這一點，傳統(tǒng)的芯片縮放就有可能走到了盡頭，迫使業(yè)界尋找替代方案來實現(xiàn)先進的芯片。

這些已經(jīng)發(fā)生了。先進封裝的發(fā)展勢頭已經(jīng)形成，這是一種替代性的方法，能夠開發(fā)具有更多定制可能性的系統(tǒng)級設計。

不過，目前業(yè)界正在研究傳統(tǒng)的芯片縮放方法，以及開發(fā)新的系統(tǒng)級設計的先進封裝。至少在可預見的未來，這兩種方法都是可行的。

原文標題：技術 | 突破2nm障礙

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責任編輯：haq