TI 幾款 JESD204B 數(shù)模轉(zhuǎn)換器 （DAC） ，其中包含的求和模塊是高速四通道 DAC 的最新功能。它位于內(nèi)插濾波器及復(fù)合混頻器后面的信號(hào)路徑中，可幫助兩個(gè)復(fù)合數(shù)字路徑在進(jìn)行模擬轉(zhuǎn)換之前加在一起。

我能使用求和模塊做什么？

如果您需要使用一個(gè)發(fā)送器同時(shí)發(fā)送兩個(gè)不同的頻帶（例如采用一個(gè)寬帶發(fā)送器發(fā)送兩個(gè)不同的蜂窩頻帶），那這個(gè)功能就很適合您。求和模塊可承擔(dān) FPGA 中的頻率分離創(chuàng)建工作，將該工作交由 DAC 完成。

圖 1 是 DAC38J84 中的四個(gè)數(shù)字路徑，稱(chēng)之為 A、B、C 和 D。它們可作為兩個(gè)復(fù)合路徑，即 A-B 和 C-D。兩個(gè)復(fù)合路徑都提供內(nèi)插和 NCO 數(shù)字混頻，可在四通道 DAC 中為您提供兩個(gè)數(shù)字模塊上變頻器。

在不使用求和模塊時(shí)，這兩個(gè)上變頻器可分別用來(lái)確定進(jìn)入 DAC A 和 B（對(duì)應(yīng)一個(gè)發(fā)送器）以及進(jìn)入 DAC C 和 D（對(duì)應(yīng)另一個(gè)發(fā)送器）的最終數(shù)據(jù)，假定四通道 DAC 連接兩個(gè)復(fù)合調(diào)制器。

在使用求和模塊時(shí)，無(wú)需所有四個(gè)輸出 DAC，只需使用 DAC A 和 B，因此一個(gè)模擬復(fù)合信號(hào)只提供一個(gè) RF 輸出路徑。

比如我們要向兩條復(fù)合數(shù)據(jù)路徑的每條路徑發(fā)送 1.2288GSPS、1GHz 寬的復(fù)合模型，在 DAC38J84 中我們稱(chēng)之為‘AB’和‘CD’。

每條復(fù)合路徑用 2 內(nèi)插，因此內(nèi)插后的數(shù)據(jù)速率是 2.4576GSPS。由于 NCO 也在該速率下運(yùn)行，因此您可通過(guò)將 NCO 調(diào)節(jié)至 +500MHz，將‘AB’數(shù)據(jù)對(duì)調(diào)節(jié)成使整個(gè) 1GHz 信息帶寬位于 0 至 +1000MHz 頻譜范圍內(nèi)的形式。

然后，您可將 CD 數(shù)據(jù)對(duì)調(diào)節(jié)為 -500MHz，使頻譜位于 -1000MHz 至 0Hz 之間。切記，您已將一個(gè)復(fù)合模式發(fā)送至兩個(gè)復(fù)合數(shù)據(jù)路徑。使用數(shù)字求和模塊，隨后您可將 AB 和 CD 數(shù)據(jù)路徑加在一起。它們?nèi)匀灰?2.4576GSPS 的速率運(yùn)行，但現(xiàn)在的信號(hào)信息處于 -1000MHz 至 +1000MHz 的復(fù)合頻譜中，因此可創(chuàng)建 2GHz 的信息帶寬。

現(xiàn)在，您可將組合后的數(shù)據(jù)路徑發(fā)送至 DAC A 和 B 進(jìn)行模擬轉(zhuǎn)換并發(fā)送。這有助于您將 2GHz 的信息帶寬發(fā)送至 FPGA/DUC 速率僅為 1.23GSPS 的模擬／RF 領(lǐng)域。這樣，您可選擇較慢的 FPGA DUC 速率降低 FPGA 設(shè)計(jì)的速度及邏輯門(mén)需求，并降低 FPGA 至 DAC38J84 的接口速度，其可通過(guò)使用更低速度／成本的 FPGA 降低 FPGA 成本。

如果您希望了解這種概念的實(shí)際情況，請(qǐng)觀看我同事 Matt Guibord 的視頻演示，了解如何使用 DAC38J84 實(shí)現(xiàn) 2GHz 的復(fù)合帶寬。

我已經(jīng)通過(guò)實(shí)例介紹了在模擬轉(zhuǎn)換之前將兩個(gè)復(fù)合數(shù)字路徑加在一起的方法。您如何使用該方法為其它應(yīng)用帶來(lái)優(yōu)勢(shì)？

責(zé)任編輯：haq