芯片封裝的發(fā)展趨勢(shì)

自1965年第一個(gè)半導(dǎo)體封裝發(fā)明以來，半導(dǎo)體封裝技術(shù)發(fā)展迅速，經(jīng)歷了四個(gè)發(fā)展階段，已衍生出數(shù)千種不同的半導(dǎo)體封裝類型。如圖1所示這四個(gè)階段依次為：(1)通孔直插時(shí)代，DIP封裝工藝成熟、操作簡(jiǎn)單，雖然市場(chǎng)需求呈緩慢下降的趨勢(shì)，但今后仍有巨大的市場(chǎng)空間;(2)表面貼裝時(shí)代，兩邊或四邊引線封裝技術(shù)，如SOP、PLCC、QFP、QFN、DFN 等，此類封裝已發(fā)展成熟，由于其引腳密度大大增加且可實(shí)現(xiàn)較多功能，應(yīng)用非常普遍，未來總體規(guī)模將保持穩(wěn)定;(3)面積陣列封裝時(shí)代，封裝技術(shù)如WLCSP、BGA、LGA、CSP 等，此類封裝技術(shù)含量較高、集成度更高，市場(chǎng)處于快速增長(zhǎng)階段;(4)2.5D/3D封裝時(shí)代，如Interposer、TSV、3DIC、INFO、SIP、MCM等先進(jìn)封裝技術(shù)，此類封裝在提高封裝密度和降低功耗方面有著優(yōu)異表現(xiàn)，將迎來巨大的市場(chǎng)空間。

圖1 芯片封裝發(fā)展趨勢(shì)

封裝仿真設(shè)計(jì)挑戰(zhàn)

封裝技術(shù)的發(fā)展趨勢(shì)主要向著高密度封裝、高可靠性封裝和低成本方向發(fā)展，而其封裝的芯片工作頻率越來越高、工作電壓越來越低，致使封裝的設(shè)計(jì)難度也越來越大，主要體現(xiàn)在信號(hào)完整性設(shè)計(jì)、電源完整性設(shè)計(jì)、電磁干擾設(shè)計(jì)、可靠性設(shè)計(jì)等，以下會(huì)分析其中最典型的三種設(shè)計(jì)挑戰(zhàn)。

高速信號(hào)高精度通道建模的挑戰(zhàn)

當(dāng)信號(hào)工作頻率較低時(shí)，由鍵合線、引腳、框架、焊球、傳輸線、過孔、焊盤等組成的互連結(jié)構(gòu)只需使用簡(jiǎn)單的工具計(jì)算其集總參數(shù)就可完成整條通道的性能評(píng)估。隨著信號(hào)工作頻率的提高，信號(hào)在通道中傳輸表現(xiàn)出電磁波特性，工程師必須通過3D全波電磁仿真工具提取整條通道的S參數(shù)才能精確評(píng)估通道的性能。在當(dāng)前的封裝類型中，高速通道類型較多，比如高速SerDes接口，DDRx接口等，這些高速信號(hào)通道在封裝內(nèi)的結(jié)構(gòu)具有走線密度大、結(jié)構(gòu)復(fù)雜等特點(diǎn)。為了準(zhǔn)確提取通道的S參數(shù)，仿真工具必需具有足夠精準(zhǔn)的求解引擎，同時(shí)還要具備任意三維結(jié)構(gòu)的求解能力。

低電壓大電流對(duì)電源完整性的設(shè)計(jì)挑戰(zhàn)

芯片與系統(tǒng)高密度、小型化的發(fā)展需求，導(dǎo)致封裝基板與PCB設(shè)計(jì)空間壓縮，沒有足夠的空間留給電源通道，繼而提升了壓降和通流的風(fēng)險(xiǎn)。同時(shí)也沒有足夠空間布局去耦電容，信號(hào)更易受到電源干擾;其次，芯片與系統(tǒng)低功耗的發(fā)展需求，促使低電壓、大電流的應(yīng)用越來越普及，也帶來了更大的DC壓降和AC噪聲;最后，信號(hào)速率的提高又要求更加穩(wěn)定和干凈的電源。以上問題都給電源完整性設(shè)計(jì)帶來了極大的挑戰(zhàn)，設(shè)計(jì)者必須借助先進(jìn)的EDA工具對(duì)PDN系統(tǒng)進(jìn)行精確的評(píng)估和優(yōu)化，以保障系統(tǒng)正常運(yùn)行。

封裝與PCB的協(xié)同仿真挑戰(zhàn)

通常情況下，封裝設(shè)計(jì)和PCB設(shè)計(jì)是由兩個(gè)團(tuán)隊(duì)獨(dú)立完成的，這使得系統(tǒng)最后組裝時(shí)，盡管封裝和PCB都已經(jīng)經(jīng)仔細(xì)設(shè)計(jì)，但因?yàn)閷?shí)際應(yīng)用環(huán)境與前期設(shè)計(jì)環(huán)境的差異導(dǎo)致系統(tǒng)工作仍無法達(dá)到預(yù)期的效果。尤其是封裝設(shè)計(jì)需要考慮多種因素，包括工藝、結(jié)構(gòu)、材料、散熱等，如何把握封裝結(jié)構(gòu)的各種寄生效應(yīng)成為制約設(shè)計(jì)成功的關(guān)鍵因素，這需要準(zhǔn)確地抽取封裝結(jié)構(gòu)的電氣性能。一方面，芯片設(shè)計(jì)部門和系統(tǒng)設(shè)計(jì)部門會(huì)要求封裝部門提供封裝的電性能參數(shù)，如RLCG 或S 參數(shù)模型，結(jié)合封裝寄生效應(yīng)進(jìn)行系統(tǒng)分析;另一方面，封裝設(shè)計(jì)人員也需要根據(jù)芯片和系統(tǒng)分析的結(jié)果進(jìn)行設(shè)計(jì)優(yōu)化，對(duì)寄生效應(yīng)做出必要的優(yōu)化，從而最大限度地減少設(shè)計(jì)迭代，在有限的設(shè)計(jì)周期內(nèi)完成高質(zhì)量的設(shè)計(jì)。如果能夠?qū)⒎庋b文件和PCB文件統(tǒng)一到同一工程中進(jìn)行優(yōu)化設(shè)計(jì)，同時(shí)評(píng)估封裝與PCB的綜合性能，將有效提高設(shè)計(jì)仿真效率和產(chǎn)品迭代效率。

芯和半導(dǎo)體封裝SI/PI仿真解決方案

本文討論的封裝類型主要涵蓋了基板封裝(如FCBGA、PoP、FCCSP、FCLGA、WBBGA、WBLGA、SIP等)、引線框架封裝(如QFN、QFP等)和晶圓級(jí)封裝(如WLCSP、WLFO等)。芯和半導(dǎo)體的的封裝SI/PI仿真解決方案包含了Hermes 3D和Hermes PSI兩款EDA工具，可以準(zhǔn)確提取封裝內(nèi)高速信號(hào)通道的S參數(shù)，可以準(zhǔn)確評(píng)估封裝內(nèi)PDN系統(tǒng)的直接壓降和交流阻抗，幫忙用戶從信號(hào)完整和電源完整性兩個(gè)維度精確評(píng)估封裝性能。下面我們針對(duì)這三點(diǎn)進(jìn)行深入地探討：

圖2 封裝SI/PI仿真解決方案

高速信號(hào)通道S參數(shù)提取方法

封裝內(nèi)高速信號(hào)通道存在焊球、鍵合線、引腳、框架等復(fù)雜結(jié)構(gòu)，布線空間有限，通道內(nèi)的參考平面不完整等因素，這些造成封裝仿真建模難度大、電磁環(huán)境復(fù)雜的特點(diǎn)。芯和半導(dǎo)體的Hermes 3D是一款三維全波電磁仿真工具，它可以支持主流ECAD工具輸出的版圖文件自動(dòng)導(dǎo)入，無需手動(dòng)創(chuàng)建3D模型。針對(duì)模型切割和添加端口這兩個(gè)操作，Hermes 3D都提供的自動(dòng)流程大幅提高了工程師的建模效率。Hermes 3D采用自適應(yīng)網(wǎng)格剖分技術(shù)和有限元算法，可以確保對(duì)任意三維結(jié)構(gòu)在任意頻段都具備較高的求解精度。

圖3 Hermes 3D S參數(shù)提取流程

圖4是以FCBGA封裝中的PCIE接口為例，對(duì)高速信號(hào)通道S參數(shù)提取方法做詳細(xì)展示。本次案例提取4對(duì)PCIE走線，提取頻段設(shè)置為0~60GHz。

圖4 FCBGA PCIE接口仿真示例

另外，WBBGA封裝、晶圓級(jí)封裝和框架類封裝的高速信號(hào)通道S參數(shù)提取案例如圖5、圖6和圖7所示。

圖5 WBBGA封裝建模仿真示例

圖6 INFO封裝建模仿真示例

圖7 QFN封裝建模仿真示例

封裝電源完整性評(píng)估方法

穩(wěn)定、干凈的電源是芯片工作的基本保障。在實(shí)際電路中，電源走線、地走線、去耦電容等構(gòu)成的PDN網(wǎng)絡(luò)，由于其自身RLC寄生參數(shù)的存在，會(huì)產(chǎn)生直流壓降與交流噪聲。圖8 顯示了一個(gè)完整PDN網(wǎng)絡(luò)模型，在整個(gè)PDN網(wǎng)絡(luò)中，芯片、封裝、PCB、VRM都會(huì)影響PDN的性能。PDN網(wǎng)絡(luò)優(yōu)化是一個(gè)系統(tǒng)工程，通常兆赫茲級(jí)別的去耦由PCB上的Bulk電容和陶瓷電容來負(fù)責(zé)，百兆赫茲頻段的去耦由封裝基板的濾波電容來負(fù)責(zé)，吉赫茲以上的高頻噪聲去耦由芯片內(nèi)部負(fù)責(zé)。

圖8 PDN網(wǎng)絡(luò)模型

芯和半導(dǎo)體的Hermes PSI是一款專注封裝與板級(jí)電源完整性分析的工具，包括直流壓降分析和交流阻抗分析兩大功能模塊。直流壓降分析可以供工程師快速分析電源的直流效應(yīng)，以檢查直流電壓降、電流走向及電流密度分布情況，優(yōu)化電源路徑中可能存在的瓶頸。交流阻抗分析可以計(jì)算封裝基板與PCB的PDN阻抗，自動(dòng)優(yōu)化去耦電容。

圖9是使用Hermes PSI對(duì)FCBGA封裝基板進(jìn)行直流壓降分析的完整流程和仿真結(jié)果。

圖9 封裝基板直流壓降分析流程

封裝與PCB協(xié)同仿真方法

Hermes 3D可以將封裝基板文件和PCB文件同時(shí)導(dǎo)入。設(shè)計(jì)者通過Attach Design流程，如圖10，將仿真文件與PCB文件通過焊球連接，創(chuàng)建完整的通道模型。工程師可以同時(shí)評(píng)估封裝和PCB的電氣性能，使得仿真環(huán)境更加接近真實(shí)的系統(tǒng)應(yīng)用環(huán)境。

圖10 封裝與PCB協(xié)同建模

圖11 封裝與PCB協(xié)同仿真示例

另外，封裝與PCB放在同一個(gè)系統(tǒng)來仿真，必然帶來計(jì)算量激增，仿真周期將會(huì)被拉長(zhǎng)。在Hermes 3D中，仿真支持多機(jī)多核并行求解技術(shù)，該技術(shù)將寬帶掃頻頻點(diǎn)分配到多個(gè)處理器或計(jì)算機(jī)求解，自動(dòng)生成掃頻結(jié)果，減少了寬帶頻域求解的總仿真時(shí)間，大幅提高仿真效率。

圖12 頻譜分解技術(shù)

總結(jié)本文從封裝的發(fā)展趨勢(shì)入手，介紹了封裝仿真設(shè)計(jì)時(shí)所面臨的多種挑戰(zhàn)，即高速信號(hào)高精度通道的建模挑戰(zhàn)，低電壓大電流對(duì)電源完整的設(shè)計(jì)挑戰(zhàn)，封裝與PCB的協(xié)同仿真挑戰(zhàn)。芯和半導(dǎo)體針對(duì)這些挑戰(zhàn)提供了一套完整SI/PI仿真解決方案：Hermes 3D借助自適應(yīng)網(wǎng)格剖分和有限元算法這兩大核心技術(shù)可以準(zhǔn)確提供封裝內(nèi)高速信號(hào)通道的S參數(shù);Hermes PSI集成直流壓降分析模塊和AC阻抗分析模塊可以有效應(yīng)對(duì)低電壓大電流場(chǎng)景的電源完整性評(píng)估與優(yōu)化;為了使仿真場(chǎng)景更加貼近系統(tǒng)實(shí)際應(yīng)用場(chǎng)景，Hermes 3D可以同時(shí)導(dǎo)入封裝基板文件和PCB文件進(jìn)行協(xié)同仿真，HPC技術(shù)的加持可以大幅提高Hermes 3D求解大模型的能力。

原文標(biāo)題：【解決方案】封裝SI/PI仿真解決方案

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審核編輯：湯梓紅