對于數(shù)字波束成形相控陣，考慮用于生成本地振蕩器 （LO） 的常見實現(xiàn)方法是將公共參考頻率分配給分布在天線陣列內的一系列鎖相環(huán) （PLL）。使用這些分布式鎖相環(huán)，評估組合相位噪聲性能的方法在當前文獻中沒有得到很好的記載。

在分布式系統(tǒng)中，公共噪聲源是相關的，而分布式噪聲源（如果保持不相關）在射頻信號組合時會減少。對于系統(tǒng)中的大多數(shù)組件，這是直觀的評估。對于 PLL，環(huán)路中的每個組件都有相關的噪聲傳遞函數(shù)，它們的貢獻是控制環(huán)路的函數(shù)，也是任何頻率轉換的函數(shù)。這在嘗試評估組合相位噪聲輸出時增加了復雜性。通過基于已知的 PLL 建模方法，以及對相關與不相關貢獻者的評估，提出了一種跨頻率偏移跟蹤分布式 PLL 貢獻的方法。

數(shù)字波束成形帶來的并發(fā)癥

在任何無線電系統(tǒng)中，都需要仔細設計接收機和激勵器的 LO 生成。隨著相控陣天線系統(tǒng)中數(shù)字波束成形的普及，設計變得更加復雜，因為將 LO 信號和參考頻率分布到大量分布式接收器和激勵器。

系統(tǒng)架構級別的權衡是分配所需的 LO 頻率或分配較低的頻率參考，并在物理上靠近使用點創(chuàng)建所需的 LO。在本地創(chuàng)建 LO 的現(xiàn)成可用且高度集成的選項是通過 PLL。下一個挑戰(zhàn)是評估來自各種分布式組件以及集中式組件的系統(tǒng)級相位噪聲。

具有分布式鎖相環(huán)的系統(tǒng)如圖 1 所示。公共參考頻率分布到許多鎖相環(huán)，每個鎖相環(huán)產生一個輸出頻率。假設圖 1a 的 LO 輸出是圖 1b 中混頻器的 LO 輸入。

圖 1.分布式系統(tǒng)。每個振蕩器都被鎖相到一個公共參考振蕩器。LO 信號 1 到 N 被施加到相控陣中所示的混頻器的 LO 端口。

系統(tǒng)設計人員面臨的挑戰(zhàn)是跟蹤分布式系統(tǒng)的噪聲貢獻，了解相關噪聲源和不相關噪聲源，以及對整個系統(tǒng)噪聲進行估計。在 PLL 中，噪聲傳遞函數(shù)加劇了這一挑戰(zhàn)，噪聲傳遞函數(shù)既是 PLL 中的頻率轉換和環(huán)路帶寬設置的函數(shù)。

動機：組合鎖相環(huán)的測量示例

圖 2 顯示了組合 PLL 的示例測量。該數(shù)據(jù)是通過組合來自多個 ADRV9009 收發(fā)器的發(fā)送輸出獲得的。顯示了單個 IC、兩個組合 IC 和四個組合 IC 的情況。

在這個數(shù)據(jù)集的情況下，隨著 IC 的組合，有明顯的 10logN 改進。為了達到這個結果，需要一個低噪聲晶體振蕩器參考源。下一節(jié)中模型的動機是推導出一種方法來計算這種測量如何在具有許多分布式收發(fā)器的大型陣列中擴展，并且更普遍地適用于具有分布式 PLL 的任何架構。

圖 2.組合兩個鎖相環(huán)的相位噪聲測量。

鎖相環(huán)模型

PLL 中的噪聲建模有據(jù)可查 （1-5）。輸出相位噪聲圖如圖 3 所示。

圖 3.典型鎖相環(huán)相位噪聲分析，顯示所有組件的噪聲貢獻?？傇肼暿撬胸暙I者的組合。

在這種類型的圖中，設計人員可以快速評估環(huán)路中每個組件的噪聲貢獻，這些貢獻的累積會導致整體噪聲性能。模型參數(shù)設置為代表圖 2 中所示的數(shù)據(jù)，如果要組合大量 IC，則源振蕩器用于創(chuàng)建相位噪聲估計。

為了檢查分布式 PLL 的影響，首先從 PLL 模型中導出參考貢獻和剩余 PLL 組件的貢獻。

將已知 PLL 模型擴展到分布式 PLL 模型

接下來，描述為具有許多分布式 PLL 的系統(tǒng)計算組合相位噪聲的過程。這種方法基于能夠將參考振蕩器的噪聲貢獻與 VCO 和環(huán)路組件的噪聲貢獻分開。

圖 4 說明了單個參考振蕩器到多個 PLL 的假設分布式示例。此計算假設無噪聲分布，這是不實際的，但可以用來說明原理。假設分布式 PLL 的噪聲貢獻是不相關的，并且減少了 10logN，其中 N 是分布式 PLL 的數(shù)量。隨著通道的增加，噪聲在較大的偏移頻率下得到改善，對于大型分布系統(tǒng)，噪聲幾乎完全由參考振蕩器控制。

圖 4.開始分布式鎖相環(huán)相位噪聲建模方法：從 PLL 模型中提取參考振蕩器和鎖相環(huán)中除參考振蕩器之外的所有其他組件的相位噪聲貢獻。作為分布式鎖相環(huán)數(shù)量的函數(shù)的組合相位噪聲假設參考噪聲是相關的，而分布在許多 PLL 中的噪聲貢獻者是不相關的。

圖 4 中所示的示例簡化了對參考振蕩器分布的假設。在真正的系統(tǒng)分析中，預計系統(tǒng)設計人員還將考慮參考振蕩器分布中的噪聲貢獻，這將降低整體結果。

然而，像這樣的簡化分析對于獲得關于架構權衡如何影響整體系統(tǒng)相位噪聲性能的直覺非常有用。接下來我們看看相位噪聲對配電系統(tǒng)的影響。

考慮參考分布中的相位噪聲

接下來評估分配選項的兩個示例?？紤]的第一種情況如圖 5 所示。在這個例子中，選擇了一個寬帶 PLL，它通常用于快速調諧 VCO 頻率。參考信號的分配是通過時鐘 PLL IC 實現(xiàn)的，這些 IC 也很常見，用于簡化 JESD 接口等數(shù)字數(shù)據(jù)鏈路的時序約束。個人貢獻者顯示在左下方。這些貢獻者處于設備的頻率，而不是按比例縮放到輸出頻率。右下方的相位噪聲圖顯示了不同數(shù)量的分布式 PLL 的系統(tǒng)級相位噪聲。

圖 5.分布有 PLL IC 的分布式寬帶 PLL。

該模型的一些特點值得注意。假設單個高性能晶體振蕩器，標稱頻率為 100 MHz，中央振蕩器的單個貢獻者反映在合理的高端晶體振蕩器中可用的內容，盡管不一定是最好和最昂貴的選擇。雖然中央振蕩器輸出可以實際扇出到有限數(shù)量的分布 PLL，但這些將再次扇出到某個實際限制并重復以服務于系統(tǒng)中的完整分布。

對于本例中的分布貢獻，假設有 16 個分布組件，然后假設它們再次扇出。左下方顯示的分配電路的單獨貢獻是沒有參考振蕩器貢獻的 PLL 組件的噪聲。此示例中的分布假定與源振蕩器的頻率相同，并且噪聲貢獻者是根據(jù)可用于此功能的典型 IC 選擇的。

寬帶 PLL 名義上假定為 S 波段頻率，設置為 1 MHz 環(huán)路帶寬以進行快速調諧，這與實際環(huán)路一樣寬。

值得注意的是，選擇這些模型是為了代表可能實用的模型，并說明陣列中的累積效應。任何詳細的設計都可能能夠改善特定的 PLL 噪聲曲線，這是預期的，并且這種分析方法旨在幫助工程決策在何處分配設計資源以獲得最佳整體結果，而不是為了做出相對準確的聲明到可用的組件。

圖 5 中的右下圖計算了 LO 分布的總組合相位噪聲。應用了每個單獨貢獻者的 PLL 噪聲傳遞函數(shù)，它既可以縮放到輸出頻率，也包括 PLL 帶寬的影響。系統(tǒng)量也包括在內并假定為不相關，因此該貢獻減少了 10logN。

對于分配數(shù)量，假設為 16，如前所述，分配貢獻減少 10log16。實際上，隨著分發(fā)的重復，這將進一步降低。然而，額外的噪聲貢獻不那么顯著。對于大型陣列中的扇出分布，噪聲將由第一組有源器件支配。在以 16 個為一組進行扇出的情況下，每個有源器件都是 16 個更多有源器件的輸入，如果所有器件彼此不相關，則 16 個附加分布層僅會降低約 0.25 dB。繼續(xù)分配將有更少的整體貢獻。因此，為了簡化分析，不包括這種影響，分布的噪聲貢獻是根據(jù)前 16 個并行分布分量計算的。

生成的曲線說明了幾種影響。與單個 PLL 模型類似，近端噪聲由參考頻率支配，遠端噪聲由 VCO 支配，并且隨著不相關的 VCO 加在一起，遠端噪聲得到改善。這是相當直觀的。不直觀的，以及模型的價值，是由分布中的選擇所支配的大部分偏移頻率。該結果導致考慮具有較低噪聲分布和較窄 PLL 帶寬的第二個示例。

圖 6.分布有放大器的分布式窄帶 PLL。

圖 6 說明了一種不同的方法。相同的低噪聲晶體振蕩器用作參考。這是通過射頻放大器分配的，而不是通過 PLL 重新定時和重新同步。分布式 PLL 以固定頻率選擇。

這有兩個影響：在具有窄調諧范圍的單一頻率下，VCO 可以本質上更好，并且可以使環(huán)路帶寬更窄。左下圖顯示了各個貢獻者。中央振蕩器與前面的示例相同。請注意分配放大器：在考慮低相位噪聲放大器時，它們的性能并不是特別高，但比使用 PLL IC（例如前面的示例）要好得多。通過更好的 VCO 和更窄的環(huán)路帶寬，分布式 PLL 在更高的偏移頻率下得到了改進，但 ~1 kHz 的中頻實際上比寬帶 PLL 示例差。

右下角顯示了綜合結果：參考振蕩器主導低頻，在環(huán)路帶寬以上，分布式 PLL 主導性能，并隨著陣列尺寸和分布式 PLL 數(shù)量的增加而得到改善。

圖 7 顯示了兩個示例的比較。請注意從 ~2 kHz 到 5 kHz 的偏移頻率差異很大。

圖 7.圖 5 和圖 6 的比較說明了廣泛的系統(tǒng)級性能，具體取決于所選的分布和架構。

分布式 PLL 陣列級注意事項

基于對整體系統(tǒng)相位噪聲性能的加權貢獻的理解，可以得出與相控陣或多通道射頻系統(tǒng)架構相關的幾個結論。

鎖相環(huán)帶寬

針對相位噪聲優(yōu)化的傳統(tǒng) PLL 設計將環(huán)路帶寬設置為偏移頻率，以最小化整體相位噪聲分布。這通常是在歸一化為輸出頻率的參考振蕩器相位噪聲與 VCO 相位噪聲相交的頻率處。對于具有許多 PLL 的分布式系統(tǒng)，這可能不是最佳環(huán)路帶寬。分布式組件的數(shù)量也需要考慮。

為了在使用分布式 PLL 實現(xiàn)的系統(tǒng)中獲得最佳 LO 噪聲，需要窄環(huán)路帶寬以最小化參考的相關噪聲貢獻。

對于需要快速調諧 PLL 的系統(tǒng)，通常會加寬環(huán)路帶寬以優(yōu)化速度。不幸的是，這本身就是優(yōu)化分布式相位噪聲貢獻的錯誤方向?？朔@一問題的一種選擇是在寬帶環(huán)路之前進行分布式窄帶清理環(huán)路，以減少參考噪聲和分布噪聲相關的偏移頻率。

大型陣列

對于使用數(shù)千個通道的系統(tǒng)，如果它們的貢獻可以保持不相關，則可以從分布式組件中獲得顯著改進。主要關注點可能圍繞參考振蕩器的選擇以及為分布式接收器和激勵器保持低噪聲分布系統(tǒng)而發(fā)展。

直接采樣系統(tǒng)

隨著 GSPS 轉換器的普及，其速度和射頻輸入帶寬不斷提高，直接采樣系統(tǒng)正變得可用于微波頻率。

這導致了一個有趣的權衡。數(shù)據(jù)轉換器只需要一個時鐘頻率，RF 調諧完全在數(shù)字域中完成。通過限制調諧范圍，可以使 VCO 具有改進的相位噪聲性能。這也導致創(chuàng)建數(shù)據(jù)轉換器時鐘的 PLL 的環(huán)路帶寬較低。較低的環(huán)路帶寬會將參考振蕩器的噪聲傳遞函數(shù)更改為較低的偏移頻率，從而降低其對系統(tǒng)的整體貢獻。

這與改進的 VCO 相結合，在某些情況下可能對分布式系統(tǒng)有好處，即使單通道比較似乎有利于替代架構。

組件選項

根據(jù)系統(tǒng)架構中所需的選擇，設計人員可以選擇大量組件選項。 本節(jié)僅提供起點指導，因為新部件以更高的頻率迅速出現(xiàn)并提高了性能。

集成 VCO/PLL 選項包括ADF4371 / ADF4372。它們分別提供高達 32 GHz 和 16 GHz 的輸出頻率，以及 –234 dBc/Hz 的最新 PLL 相位噪聲 FOM。ADF5610提供高達 15 GHz 的輸出。ADF5355 / ADF5356輸出可在高達 13.6 GHz 的頻率下工作，而 ADF4356 則高達 6.8 GHz。

對于單獨的 PLL 和 VCO 實施，ADF41513 PLL 的工作頻率高達 26 GHz，并包括一個最先進的 –234 dBc/Hz 的 PLL 相位噪聲 FOM。有時，選擇 PLL IC 時的一個考慮因素是使相位檢測器以盡可能高的頻率運行，以最大限度地減少環(huán)路中從 20logN 倍增到輸出的噪聲。HMC440 、HMC4069、HMC698和HMC699以 1.3 GHz 的 PFD 運行。對于 VCO，2018 年選擇指南列出了從 2 GHz 到 26 GHz 的數(shù)十種 VCO 選項。

對于直接采樣選項，ADC 和 DAC 均已發(fā)布。這些產品可以在 L 波段和 S 波段進行直接采樣。ADC 具有更高的輸入頻率帶寬，可以直接采樣到 C 波段。AD9208是一款雙通道3 GSPS ADC，輸入頻率為 9 GHz，可在上奈奎斯特區(qū)進行采樣。AD9213是一款單路10 GSPS ADC，可支持具有大瞬時帶寬的接收器。對于 DAC，AD917x 系列具有雙 12 GSPS DAC，而 AD916x 系列具有單個 12 GSPS DAC，它們經(jīng)過優(yōu)化以降低殘余相位噪聲并提高 SFDR。兩個系列都支持 L 波段和 S 波段波形生成。

概括

已經(jīng)提出了一種在具有分布式鎖相環(huán)的系統(tǒng)中評估相位噪聲的方法。該方法的基礎是每個組件都可以通過其單獨的噪聲、組件與系統(tǒng)輸出之間的噪聲傳遞函數(shù)、使用的數(shù)量以及設備之間的任何相關性來跟蹤。所示示例并非旨在對可用組件或體系結構能力提出要求。它們旨在說明一種方法，以幫助設計人員對 LO 和時鐘分配網(wǎng)絡中的陣列級相位噪聲貢獻者進行有根據(jù)的評估，該網(wǎng)絡為數(shù)字波束成形相控陣中的分布式波形發(fā)生器和接收器提供服務。

審核編輯：郭婷