欧美性猛交xxxx免费看_牛牛在线视频国产免费_天堂草原电视剧在线观看免费_国产粉嫩高清在线观看_国产欧美日本亚洲精品一5区

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

SystemVerilog中$cast的應(yīng)用

芯片驗(yàn)證工程師 ? 來源:芯片驗(yàn)證工程師 ? 作者:芯片驗(yàn)證工程師 ? 2022-10-17 14:35 ? 次閱讀

SystemVerilog casting意味著將一種數(shù)據(jù)類型轉(zhuǎn)換為另一種數(shù)據(jù)類型。在將一個(gè)變量賦值給另一個(gè)變量時(shí),SystemVerilog要求這兩個(gè)變量具有相同的數(shù)據(jù)類型。

SystemVerilog可以使用(')符號(hào)進(jìn)行強(qiáng)制(靜態(tài))類型轉(zhuǎn)換。另外,在SystemVerilog中還存在動(dòng)態(tài)cast的概念。

SystemVerilog提供了$cast系統(tǒng)任務(wù)/函數(shù),能夠在兩個(gè)不同的數(shù)據(jù)類型變量之間賦值,因?yàn)槿绻苯淤x值的話會(huì)報(bào)編譯錯(cuò)誤。

在SystemVerilog中最常用的動(dòng)態(tài)cast應(yīng)用場(chǎng)景就是類的繼承特性中對(duì)類句柄的賦值。基類句柄可以用來獲取派生類的對(duì)象,反之則不行。

在實(shí)際仿真執(zhí)行的過程中,動(dòng)態(tài)cast會(huì)執(zhí)行相應(yīng)的檢查,是否能夠真正地進(jìn)行賦值。

需要特別注意的是,cast既可以作為fucntion調(diào)用,也可以作為task調(diào)用。區(qū)別就是cast作為函數(shù)調(diào)用時(shí),如果沒有成功會(huì)返回0,然后可以決定是否采取相應(yīng)的操作,而$cast作為任務(wù)調(diào)用失敗后,會(huì)直接停止仿真。

下面SystemVerilog $cast系統(tǒng)函數(shù)/任務(wù)的源碼聲明

function int $cast (target_var, source_exp);

task $cast (target_var, source_exp);

下面的例子展示了SystemVerilog中$cast的應(yīng)用:

module tb;
 typedef enum { soccer=2, cricket=4, football=10 } sports;
 sports mS;
 int i;
 initial begin
 i = 10;
 
 mS = i; //Synopsys-VCS - WARNING - incompatible types
 //Mentor Questa/Aldec-Riviera - run time ERROR
 $cast(mS, i); //$cast as a task - match types
 $display ("Sports=%s", mS.name( ));
 i = mS; //No Warning or Error
 $display("i=%0d",i);
 i=50;
 //$cast (mS, i); //ERROR - 50 is not a valid value for enum
 if ($cast (mS, i)) //$cast as a function
 $display ("Cast passed");
 else
 $display ("Cast failed");
 end
 endmodule

仿真log:

Sports=football
i=10
Cast failed
 V C S S i m u l a t i o n R e p o r t

在“tb” module中,我們定義了“int i”,并定義了一個(gè)enum“sports”并聲明了一個(gè)sports類型的變量“mS”。

將一個(gè)int賦值給enum類型(sports)的變量

mS = i;

由于" i "不是enum類型,存在類型不兼容,所以會(huì)得到Synopsys - VCS的warnning(不是ERROR哦):

Warning-[ENUMASSIGN] Illegal assignment to enum variable
testbench.sv, 11
tb, "mS = i;"
Only expressions of the enum type can be assigned to an enum variable.
The type int is incompatible with the enum 'sports'

對(duì)于相同的代碼,Mentor’s Questa可能會(huì)報(bào)ERROR:

** Error (suppressible): testbench.sv(9): (vlog-8386) An enum variable 'mS' of type 
'sports' may only be assigned the same enum typed variable or one of its values. 
Variable i requires an explicit cast.

大家可能有點(diǎn)奇怪,這個(gè)不兼容類型的賦值到底是warning還是Error,結(jié)論就是這個(gè)這個(gè)enum 值有實(shí)際的分配,其實(shí)對(duì)代碼功能沒有影響,當(dāng)作warning也是沒有問題的。

為了糾正這種類型不兼容的賦值錯(cuò)誤/警告,我們使用$cast將“i”強(qiáng)制轉(zhuǎn)換為enum“mS”:

$cast(mS, i);

在這個(gè)上下文下,$cast就是作為task調(diào)用的。這種動(dòng)態(tài)cast將使int類型" i "和枚舉類型" mS "兼容,仿真會(huì)PASS。因?yàn)閕 = 10, mS得到的值是10,也就是enum中的“football”。所以,仿真log顯示

“sports = football。”

注意下面的枚舉賦值給int類型完全是可以的,反之則不行:

i = mS;

在動(dòng)態(tài)cast中分配不正確的枚舉值(50)。

i=50;
$cast(mS, i);

因?yàn)?0不包含在枚舉“sports”的范圍內(nèi),所以會(huì)得到一個(gè)ERROR:

Error-[STASKE_DCF] Dynamic cast failed
testbench.sv, 22
Dynamic cast using '$cast' failed. The source expression is not yielding a
valid value for the destination variable.

最后,我們使用$cast作為函數(shù)調(diào)用,它將返回“0”(因?yàn)閏ast失?。瑢⒌玫絝ail打印(“Cast failed”)。

審核編輯:湯梓紅。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • Verilog
    +關(guān)注

    關(guān)注

    28

    文章

    1352

    瀏覽量

    110441
  • System
    +關(guān)注

    關(guān)注

    0

    文章

    165

    瀏覽量

    37089
  • CAST
    +關(guān)注

    關(guān)注

    0

    文章

    8

    瀏覽量

    9396
  • 數(shù)據(jù)類型
    +關(guān)注

    關(guān)注

    0

    文章

    236

    瀏覽量

    13667

原文標(biāo)題:?SystemVerilog中的動(dòng)態(tài) Cast

文章出處:【微信號(hào):芯片驗(yàn)證工程師,微信公眾號(hào):芯片驗(yàn)證工程師】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏

    評(píng)論

    相關(guān)推薦

    SystemVerilog的Virtual Methods

    SystemVerilog多態(tài)能夠工作的前提是父類的方法被聲明為virtual的。
    發(fā)表于 11-28 11:12 ?744次閱讀

    SystemVerilog的“const”類屬性

    SystemVerilog可以將類屬性聲明為常量,即“只讀”。目的就是希望,別人可以讀但是不能修改它的值。
    發(fā)表于 11-29 10:25 ?2188次閱讀

    SystemVerilog的聯(lián)合(union)介紹

    SystemVerilog ,聯(lián)合只是信號(hào),可通過不同名稱和縱橫比來加以引用。
    的頭像 發(fā)表于 10-08 15:45 ?1505次閱讀
    <b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的聯(lián)合(union)介紹

    CAST工藝自控系統(tǒng)的開發(fā)

    介紹了一套自主開發(fā)的CAST 工藝自控系統(tǒng)。在4 個(gè)月的連續(xù)運(yùn)行,成功地實(shí)現(xiàn)了對(duì)一個(gè)處理城市污水的CAST 反應(yīng)器的自動(dòng)控制。該系統(tǒng)通過計(jì)算機(jī)的控制軟件實(shí)現(xiàn)對(duì)
    發(fā)表于 07-16 09:59 ?16次下載

    SystemVerilog的斷言手冊(cè)

    SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
    發(fā)表于 07-22 14:12 ?20次下載

    SystemVerilog的操作方法

    SystemVerilog提供了幾個(gè)內(nèi)置方法來支持?jǐn)?shù)組搜索、排序等功能。
    的頭像 發(fā)表于 10-31 10:10 ?2987次閱讀

    SystemVerilog可以嵌套的數(shù)據(jù)結(jié)構(gòu)

    SystemVerilog除了數(shù)組、隊(duì)列和關(guān)聯(lián)數(shù)組等數(shù)據(jù)結(jié)構(gòu),這些數(shù)據(jù)結(jié)構(gòu)還可以嵌套。
    的頭像 發(fā)表于 11-03 09:59 ?1674次閱讀

    SystemVerilog的package

    SystemVerilog packages提供了對(duì)于許多不同數(shù)據(jù)類型的封裝,包括變量、task、function、assertion等等,以至于可以在多個(gè)module中共享。
    的頭像 發(fā)表于 11-07 09:44 ?1316次閱讀

    SystemVerilog的struct

    SystemVerilog“struct”表示相同或不同數(shù)據(jù)類型的集合。
    的頭像 發(fā)表于 11-07 10:18 ?2564次閱讀

    SystemVerilog的Shallow Copy

    SystemVerilog的句柄賦值和對(duì)象復(fù)制的概念是有區(qū)別的。
    的頭像 發(fā)表于 11-21 10:32 ?966次閱讀

    SystemVerilog的Semaphores

    SystemVerilogSemaphore(旗語(yǔ))是一個(gè)多個(gè)進(jìn)程之間同步的機(jī)制之一,這里需要同步的原因是這多個(gè)進(jìn)程共享某些資源。
    的頭像 發(fā)表于 12-12 09:50 ?3466次閱讀

    KUKA機(jī)器人CAST_TO-CAST_FROM簡(jiǎn)析

    CAST_TO使得使用單個(gè)CWRITE語(yǔ)句處理多達(dá)4 KB的數(shù)據(jù)成為可能。CAST_TO將單個(gè)變量分組為一個(gè)緩沖區(qū)。
    發(fā)表于 05-09 15:40 ?806次閱讀

    KUKA機(jī)器人CAST_TO-CAST_FROM數(shù)據(jù)傳輸

    CAST_TO使得使用單個(gè)CWRITE語(yǔ)句處理多達(dá)4 KB的數(shù)據(jù)成為可能。CAST_TO將單個(gè)變量分組為一個(gè)緩沖區(qū)。然后,CWRITE將此緩沖區(qū)寫入通道。
    發(fā)表于 05-22 09:23 ?2207次閱讀
    KUKA機(jī)器人<b class='flag-5'>CAST_TO-CAST</b>_FROM數(shù)據(jù)傳輸

    帶你了解SystemVerilog的關(guān)聯(lián)數(shù)組

    SystemVerilog,我們知道可以使用動(dòng)態(tài)數(shù)組實(shí)現(xiàn)數(shù)組元素個(gè)數(shù)的動(dòng)態(tài)分配,即隨用隨分
    的頭像 發(fā)表于 06-09 09:46 ?7634次閱讀
    帶你了解<b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的關(guān)聯(lián)數(shù)組

    Systemverilog的Driving Strength講解

    systemverilog,net用于對(duì)電路連線進(jìn)行建模,driving strength(驅(qū)動(dòng)強(qiáng)度)可以讓net變量值的建模更加精確。
    的頭像 發(fā)表于 06-14 15:50 ?1694次閱讀
    <b class='flag-5'>Systemverilog</b><b class='flag-5'>中</b>的Driving Strength講解