FPGA和ASIC區(qū)別很多。ASIC的邏輯通常遠(yuǎn)遠(yuǎn)大于FPGA的，門數(shù)上有數(shù)量級的差別，運(yùn)行時(shí)鐘也遠(yuǎn)遠(yuǎn)高于FPGA。而且，ASIC只有一次機(jī)會(huì)，F(xiàn)PGA因?yàn)榭梢跃幊?，所以coding的靈活性相對提高。僅僅從RTL設(shè)計(jì)上來說：

（1）ASIC更趨于保守，對邏輯的任何改動(dòng)都要三思，并且要做備選的選擇，以防改錯(cuò)。RTL的任何修改幾乎都是增量修改，即便以前的邏輯錯(cuò)了，也不會(huì)刪掉，而是多做一個(gè)分支。
（2）ASIC對coding style的要求更高。所有模塊的coding風(fēng)格要求一致，這樣有利于后端以及后續(xù)的check。
（3）ASIC設(shè)計(jì)對時(shí)鐘和復(fù)位更加重視。尤其是時(shí)鐘，對ASIC的設(shè)計(jì)極其關(guān)鍵，復(fù)位對BIST測試又很關(guān)鍵。ASIC在這方面都需要采用庫來進(jìn)行設(shè)計(jì)。ASIC通常不會(huì)用counter分頻，這樣會(huì)導(dǎo)致時(shí)鐘不干凈，除非是很低頻的時(shí)鐘。ASIC對于跨時(shí)鐘域的信號處理也謹(jǐn)慎很多。對于clock的關(guān)閉和打開也需要嚴(yán)格檢查。
（4）ASIC要考慮SCAN測試和BIST的問題，所以設(shè)計(jì)的時(shí)候還需要為SRAM做BIST插入，需要為SCAN預(yù)留接口，雖然大部分都是工具干的，但是經(jīng)常RTL作者也要手動(dòng)做一些頂層工作，比如SCAN時(shí)鐘的來源等邏輯。
（5）FPGA多用現(xiàn)成IP，需要考慮資源的均衡，不能把某一資源撐爆了，而且FPGA存在資源浪費(fèi)問題。ASIC很少考慮這種問題，ASIC考慮的永遠(yuǎn)是性能和功耗，在邏輯選擇上除了SRAM，CLK和復(fù)位相關(guān)，都是手寫的，邏輯基本沒有浪費(fèi)，也更加緊湊。
（6）ASIC時(shí)序預(yù)見性更好，可調(diào)整度高，所以可以寫很大的邏輯。

FPGA 和ASIC開發(fā)流程的區(qū)別：

第一步，首先是要實(shí)現(xiàn)功能，方式一般采用HDL描述，如verilog，VHDL。當(dāng)然對于小規(guī)模電路也可以采用電路圖輸入的方式。

第二步，得保證電路功能的正確性，也叫驗(yàn)證，可以通過軟件仿真，硬件仿真等方式實(shí)現(xiàn)。軟件仿真一般比較直觀，方便調(diào)試，因?yàn)槊恳粫r(shí)刻的狀態(tài)都可以看到，這好比調(diào)試軟件程序。硬件仿真一般就是指FPGA驗(yàn)證，就是把電路用FPGA實(shí)現(xiàn)，然后去跑，這個(gè)的好處就是速度很快，譬如一個(gè)視頻解碼核，解一幀圖像出來，軟件仿真就算用最好的服務(wù)器，也得跑上多少秒，但是在FPGA中實(shí)現(xiàn)的話，基本就是多少毫秒了。這對于一個(gè)需要大規(guī)模驗(yàn)證的電路來說，是必不可少的。
前面兩步對于數(shù)字IP來說，ASIC和FPGA基本一致，除非一些實(shí)現(xiàn)技巧的差別。
第三步，在你描述的電路正確性得到確保之后，你就要實(shí)現(xiàn)它，就是要把你寫的那些代碼變成實(shí)實(shí)在在的電路，如寄存器還是與非門，這個(gè)過程就叫綜合。由于電路規(guī)模日益復(fù)雜，一般最基本的電路就被做成了cell，如寄存器，與非門，就不會(huì)再細(xì)化到用三極管怎么去搭的問題了。這一步對于FPGA和ASIC來說就是最小的那個(gè)單元不一樣。FPGA是做好的電路，一般顧及通用性和效能，基本電路單元就做得比較大，如LUT，就是由寄存器和與非門構(gòu)成，你可能只用了其中一個(gè)與門，但是還會(huì)占用這么一個(gè)單元。對于ASIC來說，兩輸入的與非門，就是一個(gè)簡單的門電路，甚至為了區(qū)分驅(qū)動(dòng)能力和時(shí)序特性差異，還分了好幾個(gè)等級，有的面積小，有的驅(qū)動(dòng)能力強(qiáng)?？偟膩碚f這一步就是工具把你的描述變成基于庫的電路描述。
第四步，你得到基于庫的電路描述之后，就要考慮這些單元怎么擺放的問題，這叫布局布線。FPGA的話連線資源有限，所以需要不斷地調(diào)整，在保證時(shí)序要求的情況下，把你的電路映射到其固定的資源分布圖中間。ASIC的話一般是根據(jù)周邊電路需求，時(shí)序要求，把你的電路放到芯片的某個(gè)位置。在擺好之后還得考慮連線是否能通，各級延時(shí)是否能滿足電路的建立和保持時(shí)間要求等等。
第五步，輸出。FPGA就是輸出一個(gè)配置文件，告訴 FPGA芯片該怎么樣去配置其電路，使其實(shí)現(xiàn)預(yù)期功能。該文件可以在FPGA上電之后再由PC下載進(jìn)去，也可以保存在Flash里，電路上電之后自動(dòng)配置。ASIC就是輸出一個(gè)版圖文件，告訴代工廠該怎么去腐蝕硅片，該怎么連金屬等等。
當(dāng)然在這過程中間會(huì)有各種各樣的輔助步驟?？偟膩碚f都是為了確保你設(shè)計(jì)的電路正確及正確實(shí)現(xiàn)你的電路。

歡迎加入至芯科技FPGA微信學(xué)習(xí)交流群，這里有一群優(yōu)秀的FPGA工程師、學(xué)生、老師、這里FPGA技術(shù)交流學(xué)習(xí)氛圍濃厚、相互分享、相互幫助、叫上小伙伴一起加入吧！