許多通信、儀器儀表和信號(hào)采集系統(tǒng)要求能夠同時(shí)對(duì)多個(gè)模數(shù)轉(zhuǎn)換器（ADC）上的模擬輸入信號(hào)進(jìn)行采樣。然后，需要處理采樣的數(shù)據(jù)，期望在這些輸入之間同步，每個(gè)輸入都有自己不同的延遲。對(duì)于系統(tǒng)設(shè)計(jì)人員來(lái)說(shuō)，歷來(lái)是應(yīng)對(duì)低壓數(shù)字信號(hào)（LVDS）和并行輸出ADC的艱巨挑戰(zhàn)。

JESD204B提供了一個(gè)框架，用于沿一個(gè)或多個(gè)差分信號(hào)對(duì)（例如ADC的輸出）發(fā)送高速串行數(shù)據(jù)。接口中有一個(gè)固有的方案，可在JESD204B規(guī)范內(nèi)實(shí)現(xiàn)跨通道的粗略對(duì)齊。數(shù)據(jù)被劃分為具有邊界的幀，這些幀連續(xù)發(fā)送到接收器。JESD204B子類1接口通過(guò)使用系統(tǒng)參考事件信號(hào)（SYSREF）同步發(fā)射器和接收器中的內(nèi)部成幀時(shí)鐘，可在多個(gè)串行通道鏈路或多個(gè)ADC上實(shí)現(xiàn)低至采樣級(jí)的數(shù)據(jù)對(duì)齊。這會(huì)為使用JESD204B鏈路的設(shè)備創(chuàng)建確定性延遲。然而，系統(tǒng)設(shè)計(jì)人員仍必須克服許多挑戰(zhàn)才能實(shí)現(xiàn)采樣同步的完全時(shí)序收斂，例如PCB布局考慮因素、匹配時(shí)鐘以及滿足時(shí)序、SYSREF周期性和數(shù)字FIFO延遲的SYSREF生成。

設(shè)計(jì)人員必須決定如何在整個(gè)系統(tǒng)中創(chuàng)建和分配器件時(shí)鐘和SYSREF信號(hào)。理想情況下，器件時(shí)鐘和SYSREF應(yīng)具有相同的擺幅電平和失調(diào)，以防止元件輸入引腳出現(xiàn)固有偏斜。需要將 SYSREF 事件的更新速率確定為啟動(dòng)時(shí)的單個(gè)事件或需要同步時(shí)隨時(shí)可能發(fā)生的重復(fù)信號(hào)?？紤]到最大時(shí)鐘和SYSREF信號(hào)偏斜，需要仔細(xì)的PCB布局，以滿足跨電路板、連接器、背板和各種組件的設(shè)置和保持時(shí)序。最后，數(shù)字FIFO設(shè)計(jì)和跨多個(gè)時(shí)鐘域的信號(hào)會(huì)在JESD204B發(fā)送器和接收器中產(chǎn)生固有的數(shù)字緩沖器偏斜，在后端數(shù)據(jù)處理中必須考慮和消除這些偏差。

系統(tǒng)時(shí)鐘生成可以來(lái)自多個(gè)來(lái)源，例如晶體、VCO 和時(shí)鐘生成或時(shí)鐘分配芯片。雖然特定的系統(tǒng)性能將決定時(shí)鐘需求，但必須使用多個(gè)同步ADC來(lái)產(chǎn)生與輸入時(shí)鐘同步的SYSREF信號(hào)。這使得時(shí)鐘源選擇成為一個(gè)重要的考慮因素，以便能夠在特定時(shí)間點(diǎn)以已知的時(shí)鐘邊沿鎖存此系統(tǒng)參考事件。如果 SYSREF 信號(hào)和時(shí)鐘未相位鎖定，則無(wú)法實(shí)現(xiàn)。

FPGA 可用于向系統(tǒng)提供 SYSREF 事件。但是，除非它還使用并同步發(fā)送到ADC的主采樣時(shí)鐘，否則很難將來(lái)自FPGA的SYSREF信號(hào)與時(shí)鐘相位對(duì)齊。另一種方法是提供來(lái)自時(shí)鐘發(fā)生或時(shí)鐘分配芯片的 SYSREF 信號(hào)，該芯片可以將該信號(hào)相位對(duì)齊到整個(gè)系統(tǒng)中發(fā)送的多個(gè)時(shí)鐘。使用此方法，SYSREF 事件可以是啟動(dòng)時(shí)的一次性事件，也可以是重復(fù)出現(xiàn)的信號(hào)，具體取決于系統(tǒng)要求。

只要ADC和FPGA的系統(tǒng)內(nèi)確定性延遲保持不變，除了幫助構(gòu)建特定系統(tǒng)數(shù)據(jù)外，可能不需要額外的SYSREF脈沖。因此，時(shí)鐘對(duì)齊的周期性SYSREF脈沖可以被忽略或?yàn)V波，直到同步丟失。也可以保留SYSREF發(fā)生的標(biāo)記樣本，而無(wú)需重置JESD204B鏈路。

為了啟動(dòng)ADC通道的已知確定性起點(diǎn)，系統(tǒng)工程師必須能夠關(guān)閉分布在整個(gè)系統(tǒng)中的SYSREF事件信號(hào)的時(shí)序。這意味著必須滿足相對(duì)于時(shí)鐘的預(yù)期建立和保持時(shí)間，而不會(huì)違反。使用跨越多個(gè)時(shí)鐘周期的相對(duì)較長(zhǎng)的SYSREF脈沖可以滿足保持時(shí)間要求，只要也可以滿足到第一個(gè)所需時(shí)鐘的建立時(shí)間。仔細(xì)注意PCB布局對(duì)于保持系統(tǒng)內(nèi)時(shí)鐘和SYSREF的匹配走線長(zhǎng)度以實(shí)現(xiàn)最小偏差至關(guān)重要。這可能是實(shí)現(xiàn)跨通道同步采樣處理最困難的部分。隨著ADC編碼時(shí)鐘速率的增加和多板系統(tǒng)變得更加復(fù)雜，這項(xiàng)工作只會(huì)變得越來(lái)越具有挑戰(zhàn)性。

系統(tǒng)工程師必須確定每個(gè)器件對(duì)電路板和連接器組件的時(shí)鐘板偏斜的 SYSREF。任何剩余的器件間數(shù)字和時(shí)鐘偏斜延遲都需要在FPGA或ASIC中有效消除。后端處理可以改變ADC之間的采樣順序，并引入任何需要的重新調(diào)整，以準(zhǔn)備數(shù)據(jù)以進(jìn)行進(jìn)一步的同步處理。器件間采樣偏斜的校正可以通過(guò)延遲最快的數(shù)據(jù)樣本和發(fā)射器延遲來(lái)實(shí)現(xiàn)，以與后端FPGA或ASIC中最慢的數(shù)據(jù)樣本保持一致。對(duì)于復(fù)雜系統(tǒng)，這可能涉及多個(gè)FPGA或ASIC，每個(gè)FPGA或ASIC都需要傳達(dá)其總器件間采樣延遲以進(jìn)行最終對(duì)準(zhǔn)。通過(guò)在JESD204B接收器中引入適當(dāng)?shù)膹椥跃彌_延遲以適應(yīng)每個(gè)特定的發(fā)送器延遲延遲，器件間采樣偏斜可以與整個(gè)系統(tǒng)中的已知確定性保持一致。

AD9250是ADI公司的250 MSPS 14位雙通道ADC，支持子類1實(shí)現(xiàn)中的JESD204B接口。該子類允許使用 SYSREF 事件信號(hào)在 ADC 之間進(jìn)行模擬采樣同步。AD9525是一款低抖動(dòng)時(shí)鐘發(fā)生器，不僅提供7路高達(dá)3.1 GHz的時(shí)鐘輸出，還能夠根據(jù)用戶配置同步SYSREF輸出信號(hào)。這兩款產(chǎn)品與ADI公司的一系列扇出緩沖器產(chǎn)品相結(jié)合，提供了精確同步和對(duì)齊發(fā)送到FPGA或ASIC進(jìn)行處理的多個(gè)ADC數(shù)據(jù)的框架。

圖1.顯示AD9250、AD9525和FPGA的圖表。

審核編輯：郭婷