欧美性猛交xxxx免费看_牛牛在线视频国产免费_天堂草原电视剧在线观看免费_国产粉嫩高清在线观看_国产欧美日本亚洲精品一5区

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

詳解FPGA的四大設(shè)計(jì)要點(diǎn)

FPGA之家 ? 來(lái)源:FPGA之家 ? 2023-01-03 16:23 ? 次閱讀

FPGA的用處比我們平時(shí)想象的用處更廣泛,原因在于其中集成的模塊種類更多,而不僅僅是原來(lái)的簡(jiǎn)單邏輯單元(LE)。

早期的FPGA相對(duì)比較簡(jiǎn)單,所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成,LE由LUT(查找表)和D觸發(fā)器構(gòu)成,RAM也往往容量非常小。現(xiàn)在的FPGA不僅包含以前的LE,RAM也更大更快更靈活,管教IOB也更加的復(fù)雜,支持的IO類型也更多,而且內(nèi)部還集成了一些特殊功能單元,包括:DSP:實(shí)際上就是乘加器,F(xiàn)PGA內(nèi)部可以集成多個(gè)乘加器,而一般的DSP芯片往往每個(gè)core只有一個(gè)。換言之,F(xiàn)PGA可以更容易實(shí)現(xiàn)多個(gè)DSP core功能。在某些需要大量乘加計(jì)算的場(chǎng)合,往往多個(gè)乘加器并行工作的速度可以遠(yuǎn)遠(yuǎn)超過(guò)一個(gè)高速乘加器。SERDES:高速串行接口。將來(lái)PCI-E、XAUI、HT、S-ATA等高速串行接口會(huì)越來(lái)越多。有了SERDES模塊,F(xiàn)PGA可以很容易將這些高速串行接口集成進(jìn)來(lái),無(wú)需再購(gòu)買專門的接口芯片。CPU core:分為2種,軟core和硬core.軟core是用邏輯代碼寫的CPU模塊,可以在任何資源足夠的FPGA中實(shí)現(xiàn),使用非常靈活。而且在大容量的FPGA中還可以集成多個(gè)軟core,實(shí)現(xiàn)多核并行處理。硬core是在特定的FPGA內(nèi)部做好的CPU core,優(yōu)點(diǎn)是速度快、性能好,缺點(diǎn)是不夠靈活。不過(guò),F(xiàn)PGA還是有缺點(diǎn)。對(duì)于某些高主頻的應(yīng)用,F(xiàn)PGA就無(wú)能為力了。現(xiàn)在雖然理論上FPGA可以支持的500MHz,但在實(shí)際設(shè)計(jì)中,往往200MHz以上工作頻率就很難實(shí)現(xiàn)了。FPGA設(shè)計(jì)要點(diǎn)之一:時(shí)鐘對(duì)于FPGA來(lái)說(shuō),要盡可能避免異步設(shè)計(jì),盡可能采用同步設(shè)計(jì)。
同步設(shè)計(jì)的第一個(gè)關(guān)鍵,也是關(guān)鍵中的關(guān)鍵,就是時(shí)鐘樹。一個(gè)糟糕的時(shí)鐘樹,對(duì)FPGA設(shè)計(jì)來(lái)說(shuō),是一場(chǎng)無(wú)法彌補(bǔ)的災(zāi)難,是一個(gè)沒(méi)有打好地基的大樓,崩潰是必然的。具體一些的設(shè)計(jì)細(xì)則:1)盡可能采用單一時(shí)鐘;
2)如果有多個(gè)時(shí)鐘域,一定要仔細(xì)劃分,千萬(wàn)小心;
3)跨時(shí)鐘域的信號(hào)一定要做同步處理。對(duì)于控制信號(hào),可以采用雙采樣;對(duì)于數(shù)據(jù)信號(hào),可以采用異步fifo.需要注意的是,異步fifo不是萬(wàn)能的,一個(gè)異步fifo也只能解決一定范圍內(nèi)的頻差問(wèn)題。

4)盡可能將FPGA內(nèi)部的PLL、DLL利用起來(lái),這會(huì)給你的設(shè)計(jì)帶來(lái)大量的好處。

5)對(duì)于特殊的IO接口,需要仔細(xì)計(jì)算Tsu、Tco、Th,并利用PLL、DLL、DDIO、管腳可設(shè)置的delay等多種工具來(lái)實(shí)現(xiàn)。簡(jiǎn)單對(duì)管腳進(jìn)行Tsu、Tco、Th的約束往往是不行的。可能說(shuō)的不是很確切。這里的時(shí)鐘樹實(shí)際上泛指時(shí)鐘方案,主要是時(shí)鐘域和PLL等的規(guī)劃,一般情況下不牽扯到走線時(shí)延的詳細(xì)計(jì)算(一般都走全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)絡(luò),時(shí)延固定),和ASIC中的時(shí)鐘樹不一樣。對(duì)于ASIC,就必須對(duì)時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)、布線、時(shí)延計(jì)算進(jìn)行仔細(xì)的分析計(jì)算才行。FPGA設(shè)計(jì)要點(diǎn)之二:FSMFSM:有限狀態(tài)機(jī)。這個(gè)可以說(shuō)是邏輯設(shè)計(jì)的基礎(chǔ)。幾乎稍微大一點(diǎn)的邏輯設(shè)計(jì),幾乎都能看得到FSM.FSM分為moore型和merly型,moore型的狀態(tài)遷移和變量無(wú)關(guān),merly型則有關(guān)。實(shí)際使用中大部分都采用merly型。FSM通常有2種寫法:?jiǎn)芜M(jìn)程、雙進(jìn)程。初學(xué)者往往喜歡單進(jìn)程寫法,格式如下:
always@(posedgeclkorposedgerst)
begin
if(rst==1'b1)
FSM_status <=?……;
else
case(FSM_status)
……;
endcase
end

簡(jiǎn)單的說(shuō),單進(jìn)程FSM就是把所有的同步、異步處理都放入一個(gè)always中。

優(yōu)點(diǎn):

1)看起來(lái)比較簡(jiǎn)單明了,寫起來(lái)也不用在每個(gè)case分支或者if分支中寫全對(duì)各個(gè)信號(hào)和狀態(tài)信號(hào)的處理。也可以簡(jiǎn)單在其中加入一些計(jì)數(shù)器進(jìn)行計(jì)數(shù)處理。2)所有的輸出信號(hào)都已經(jīng)是經(jīng)過(guò)D觸發(fā)器鎖存了。缺點(diǎn):1)優(yōu)化效果不佳。由于同步、異步放在一起,編譯器一般對(duì)異步邏輯的優(yōu)化效果最好。單進(jìn)程FSM把同步、異步混雜在一起的結(jié)果就是導(dǎo)致編譯器優(yōu)化效果差,往往導(dǎo)致邏輯速度慢、資源消耗多。2)某些時(shí)候需要更快的信號(hào)輸出,不必經(jīng)過(guò)D觸發(fā)器鎖存,這時(shí)單進(jìn)程FSM的處理就比較麻煩了。雙進(jìn)程FSM,格式如下:
always@(posedgeclkorposedgerst)
begin
if(rst==1'b1)
FSM_status_current <=?…;
else
FSM_status_current<=?FSM_status_next;
always@(*)
begin
case(FSM_status_current)
FSM_status_next =……;
endcase
end

從上面可以看到,同步處理和異步處理分別放到2個(gè)always中。其中FSM狀態(tài)變量也采用2個(gè)來(lái)進(jìn)行控制。雙進(jìn)程FSM的原理我這里就不多說(shuō)了,在很多邏輯設(shè)計(jì)書中都有介紹。這里描述起來(lái)太費(fèi)勁。優(yōu)點(diǎn):1)編譯器優(yōu)化效果明顯,可以得到很理想的速度和資源占用率。
2)所有的輸出信號(hào)(除了FSM_status_current)都是組合輸出的,比單進(jìn)程FSM快。
缺點(diǎn):1)所有的輸出信號(hào)(除了FSM_status_current)都是組合輸出的,在某些場(chǎng)合需要額外寫代碼來(lái)進(jìn)行鎖存。
2)在異步處理的always中,所有的if、case分支必須把所有的輸出信號(hào)都賦值,而且不能出現(xiàn)在FSM中的輸出信號(hào)回送賦值給本FSM中的其他信號(hào)的情況,否則會(huì)出現(xiàn) latch.
latch會(huì)導(dǎo)致如下問(wèn)題:1)功能仿真結(jié)果和后仿不符;2)出現(xiàn)無(wú)法測(cè)試的邏輯;3)邏輯工作不穩(wěn)定,特別是latch部分對(duì)毛刺異常敏感;4)某些及其特殊的情況下,如果出現(xiàn)正反饋,可能會(huì)導(dǎo)致災(zāi)難性的后果。這不是恐嚇也不是開(kāi)玩笑,我就親眼見(jiàn)過(guò)一個(gè)小伙把他做的邏輯加載上去后,整個(gè)FPGA給炸飛了。后來(lái)懷疑可能是出現(xiàn)正反饋導(dǎo)致高頻振蕩,最后導(dǎo)致芯片過(guò)熱炸掉(這個(gè)FPGA芯片沒(méi)有安裝散熱片)。FPGA設(shè)計(jì)要點(diǎn)之三:latch首先回答一下:1)stateCAD沒(méi)有用過(guò),不過(guò)我感覺(jué)用這個(gè)東東在構(gòu)建大的系統(tǒng)的時(shí)候似乎不是很方便。也許用systemC或者system Verilog更好一些。2)同步、異步的叫法是我所在公司的習(xí)慣叫法,不太對(duì),不過(guò)已經(jīng)習(xí)慣了,呵呵。這次講一下latch.latch的危害已經(jīng)說(shuō)過(guò)了,這里不再多說(shuō),關(guān)鍵講一下如何避免。1)在組合邏輯進(jìn)程中,if語(yǔ)句一定要有else!并且所有的信號(hào)都要在if的所有分支中被賦值。
always@(*)begin
if(sig_a==1'b1)sig_b=sig_c;
end
這個(gè)是絕對(duì)會(huì)產(chǎn)生latch的。
正確的應(yīng)該是
always@(*)begin
if ( sig_a == 1'b1 ) sig_b = sig_c;
else sig_b = sig_d;
end
另外需要注意,下面也會(huì)產(chǎn)生latch.也就是說(shuō)在組合邏輯進(jìn)程中不能出現(xiàn)自己賦值給自己或者間接出現(xiàn)自己賦值給自己的情況。
always@(*)begin
if(rst==1'b1)counter=32'h00000000;
elsecounter=counter+1;
end

但如果是時(shí)序邏輯進(jìn)程,則不存在該問(wèn)題。

2)case語(yǔ)句的default一定不能少!原因和if語(yǔ)句相同,這里不再多說(shuō)了。需要提醒的是,在時(shí)序邏輯進(jìn)程中,default語(yǔ)句也一定要加上,這是一個(gè)很好的習(xí)慣。3)組合邏輯進(jìn)程敏感變量不能少也不能多。這個(gè)問(wèn)題倒不是太大,verilog2001語(yǔ)法中可以直接用 * 搞定了。順便提一句,latch有弊就一定有利。在FPGA的LE中,總存在一個(gè)latch和一個(gè)D觸發(fā)器,在支持DDR的IOE(IOB)中也存在著一個(gè)latch來(lái)實(shí)現(xiàn)DDIO.不過(guò)在我們平時(shí)的設(shè)計(jì)中,對(duì)latch還是要盡可能的敬而遠(yuǎn)之。FPGA設(shè)計(jì)要點(diǎn)之四:邏輯仿真仿真是FPGA設(shè)計(jì)中必不可少的一步。沒(méi)有仿真,就沒(méi)有一切。仿真是一個(gè)單調(diào)而繁瑣的工作,很容易讓人產(chǎn)生放棄或者偷工減料的念頭。這時(shí)一定要挺住!仿真分為單元仿真、集成仿真、系統(tǒng)仿真。單元仿真:針對(duì)每一個(gè)最小基本模塊的仿真。單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達(dá)式覆蓋率必須達(dá)到100%!這三種覆蓋率都可以通過(guò)MODELSIM來(lái)查看,不過(guò)需要在編譯該模塊時(shí)要在Compile option中設(shè)置好。集成仿真:將多個(gè)大模塊合在一起進(jìn)行仿真。覆蓋率要求盡量高。系統(tǒng)仿真:將整個(gè)硬件系統(tǒng)合在一起進(jìn)行仿真。此時(shí)整個(gè)仿真平臺(tái)包含了邏輯周邊芯片接口的仿真模型,以及BFM、Testbench等。系統(tǒng)仿真需要根據(jù)被仿真邏輯的功能、性能需求仔細(xì)設(shè)計(jì)仿真測(cè)試?yán)头抡鏈y(cè)試平臺(tái)。系統(tǒng)仿真是邏輯設(shè)計(jì)的一個(gè)大分支,是一門需要專門學(xué)習(xí)的學(xué)科。

審核編輯 :李倩


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1630

    文章

    21803

    瀏覽量

    606464
  • 仿真
    +關(guān)注

    關(guān)注

    50

    文章

    4130

    瀏覽量

    134086
  • 高速串行
    +關(guān)注

    關(guān)注

    2

    文章

    22

    瀏覽量

    11350

原文標(biāo)題:詳解FPGA的四大設(shè)計(jì)要點(diǎn)

文章出處:【微信號(hào):zhuyandz,微信公眾號(hào):FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏

    評(píng)論

    相關(guān)推薦

    制造業(yè)倉(cāng)庫(kù)管理四大要點(diǎn)與廣東MES系統(tǒng):珠海先達(dá)的實(shí)踐與探索

    在制造業(yè)領(lǐng)域,倉(cāng)庫(kù)管理是企業(yè)運(yùn)營(yíng)的重要環(huán)節(jié),直接關(guān)系到生產(chǎn)效率、成本控制和產(chǎn)品質(zhì)量。本文將從制造業(yè)倉(cāng)庫(kù)管理的個(gè)要點(diǎn)出發(fā),探討廣東MES系統(tǒng)在倉(cāng)庫(kù)管理中的應(yīng)用,并以珠海先達(dá)為例,展示其在倉(cāng)庫(kù)管理方面
    的頭像 發(fā)表于 01-16 11:09 ?140次閱讀

    賽逸展2025響應(yīng)四大行業(yè)協(xié)會(huì)倡議,審慎采購(gòu)美國(guó)芯片!

    ,中國(guó)互聯(lián)網(wǎng)協(xié)會(huì)、中國(guó)汽車工業(yè)協(xié)會(huì)、中國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)、中國(guó)通信企業(yè)協(xié)會(huì)發(fā)表聲明,呼吁國(guó)內(nèi)企業(yè)審慎選擇采購(gòu)美國(guó)芯片。賽逸展堅(jiān)定不移地與中國(guó)四大行業(yè)協(xié)會(huì)站在一起,迅速加入四大協(xié)會(huì)陣營(yíng),全力支持四大協(xié)會(huì)的倡議。 賽逸展以實(shí)際行動(dòng)展現(xiàn)
    的頭像 發(fā)表于 12-05 09:56 ?184次閱讀

    UVLED固化機(jī)結(jié)構(gòu)的四大模塊

    UVLED固化機(jī)作為一種高效、節(jié)能的固化設(shè)備,在多個(gè)行業(yè)中發(fā)揮著重要作用。其結(jié)構(gòu)設(shè)計(jì)的合理性直接決定了設(shè)備的性能和使用效果。UVLED固化機(jī)的四大模塊主要包括光源系統(tǒng)、控制系統(tǒng)、散熱系統(tǒng)和傳送系統(tǒng)
    的頭像 發(fā)表于 11-25 16:10 ?313次閱讀
    UVLED固化機(jī)結(jié)構(gòu)的<b class='flag-5'>四大</b>模塊

    三、、六、八缸發(fā)動(dòng)機(jī)NVH特性詳解

    三、、六、八缸發(fā)動(dòng)機(jī)NVH特性詳解。 ?
    的頭像 發(fā)表于 11-16 11:45 ?316次閱讀
    三、<b class='flag-5'>四</b>、六、八缸發(fā)動(dòng)機(jī)NVH特性<b class='flag-5'>詳解</b>

    詳解FPGA的基本結(jié)構(gòu)

    ZYNQ PL 部分等價(jià)于 Xilinx 7 系列 FPGA,因此我們將首先介紹 FPGA 的架構(gòu)。簡(jiǎn)化的 FPGA 基本結(jié)構(gòu)由 6 部分組成,分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層
    的頭像 發(fā)表于 10-25 16:50 ?1666次閱讀
    <b class='flag-5'>詳解</b><b class='flag-5'>FPGA</b>的基本結(jié)構(gòu)

    探秘四大主流芯片架構(gòu):誰(shuí)將主宰未來(lái)科技?

    在科技日新月異的今天,芯片作為現(xiàn)代電子設(shè)備的心臟,其架構(gòu)的選擇與設(shè)計(jì)顯得尤為重要。目前市場(chǎng)上主流的芯片架構(gòu)有種:X86、ARM、RISC-V和MIPS。它們各具特色,廣泛應(yīng)用于各種電子設(shè)備中。本文將詳細(xì)剖析這四大主流芯片架構(gòu)的特點(diǎn)、優(yōu)勢(shì)及應(yīng)用領(lǐng)域。
    的頭像 發(fā)表于 07-31 11:15 ?3102次閱讀
    探秘<b class='flag-5'>四大</b>主流芯片架構(gòu):誰(shuí)將主宰未來(lái)科技?

    基于FPGA的CCD工業(yè)相機(jī)系統(tǒng)設(shè)計(jì)

    基于FPGA的CCD工業(yè)相機(jī)系統(tǒng)設(shè)計(jì)是一個(gè)綜合性的項(xiàng)目,它結(jié)合了硬件電路設(shè)計(jì)、FPGA編程以及圖像處理技術(shù)。以下是一個(gè)詳細(xì)的系統(tǒng)設(shè)計(jì)方案,包括設(shè)計(jì)概述、硬件架構(gòu)、FPGA編程要點(diǎn)以及部
    的頭像 發(fā)表于 07-17 11:24 ?1421次閱讀

    機(jī)器視覺(jué)的四大類應(yīng)用是什么?

    機(jī)器視覺(jué)是一種利用計(jì)算機(jī)和圖像處理技術(shù),模擬人類視覺(jué)系統(tǒng),實(shí)現(xiàn)對(duì)圖像的獲取、處理、分析和理解的技術(shù)。它在工業(yè)、醫(yī)療、農(nóng)業(yè)、交通等領(lǐng)域有著廣泛的應(yīng)用。以下是機(jī)器視覺(jué)的四大類應(yīng)用: 工業(yè)自動(dòng)化 工業(yè)
    的頭像 發(fā)表于 07-16 10:17 ?1477次閱讀

    8芯M16接口四大優(yōu)點(diǎn)

      德索工程師說(shuō)道8芯M16接口作為一種高性能的電氣連接器,憑借其獨(dú)特的設(shè)計(jì)和優(yōu)越的性能,在多個(gè)領(lǐng)域得到了廣泛的應(yīng)用。以下是關(guān)于8芯M16接口的四大優(yōu)點(diǎn),進(jìn)行詳細(xì)的分析和闡述。
    的頭像 發(fā)表于 05-23 17:43 ?490次閱讀
    8芯M16接口<b class='flag-5'>四大</b>優(yōu)點(diǎn)

    中國(guó)FPGA市場(chǎng)競(jìng)爭(zhēng)格局分析

    AMD(Xilinx)FPGA相關(guān)產(chǎn)品矩陣主要包括:四大 FPGA產(chǎn)品系列(VIRTEX、KINTEX、ARTIX、SPARTAN),以及集成度更高的兩大自適應(yīng) SoC(Adaptive SoC)系列(ZYNQ、VERSAL)。
    發(fā)表于 04-26 17:01 ?1365次閱讀
    中國(guó)<b class='flag-5'>FPGA</b>市場(chǎng)競(jìng)爭(zhēng)格局分析

    四大集團(tuán)營(yíng)業(yè)利潤(rùn)降66% 三星集團(tuán)利潤(rùn)下降92.7%

    四大集團(tuán)營(yíng)業(yè)利潤(rùn)降66% 三星集團(tuán)利潤(rùn)下降92.7% 據(jù)韓媒報(bào)道,“韓國(guó)CXO研究所”這家企業(yè)分析機(jī)構(gòu)發(fā)布了一份統(tǒng)計(jì)數(shù)據(jù)報(bào)告,2023年三星、SK、現(xiàn)代汽車和LG這家韓的利潤(rùn)總額同比下降65.9
    的頭像 發(fā)表于 04-25 17:01 ?628次閱讀

    FPGA設(shè)計(jì)需要掌握的四大核心要點(diǎn)

    CPU core:分為2種,軟core和硬core.軟core是用邏輯代碼寫的CPU模塊,可以在任何資源足夠的FPGA中實(shí)現(xiàn),使用非常靈活。而且在大容量的FPGA中還可以集成多個(gè)軟core,實(shí)現(xiàn)多核并行處理。
    發(fā)表于 03-14 11:36 ?1083次閱讀
    <b class='flag-5'>FPGA</b>設(shè)計(jì)需要掌握的<b class='flag-5'>四大</b>核心<b class='flag-5'>要點(diǎn)</b>

    MES實(shí)施的四大疑惑

    電子發(fā)燒友網(wǎng)站提供《MES實(shí)施的四大疑惑.docx》資料免費(fèi)下載
    發(fā)表于 03-01 15:35 ?0次下載

    小白學(xué)習(xí)FPGA四大誤區(qū)

    1、不熟悉 FPGA的內(nèi)部結(jié)構(gòu),不了解可編程邏輯器件的基本原理。FPGA為什么是可以編程的?恐怕很多菜鳥不知道,他們也不想知道。因?yàn)樗麄冇X(jué)得這是無(wú)關(guān)緊要的。他們潛意識(shí)的認(rèn)為可編程嘛,肯定就是像寫
    發(fā)表于 02-22 11:00

    2024年鋰電四大材料走勢(shì)“劃重點(diǎn)”

    GGII2023年中國(guó)鋰電四大關(guān)鍵材料出貨量數(shù)據(jù)及2024年市場(chǎng)走勢(shì)。
    的頭像 發(fā)表于 02-21 09:19 ?2592次閱讀
    2024年鋰電<b class='flag-5'>四大</b>材料走勢(shì)“劃重點(diǎn)”