xilinx和altera都有通過(guò)IO驅(qū)動(dòng)HDMI的方案，支持的分辨率各有不同，這跟不同系列的FPGA性能是相關(guān)的。

易靈思的鈦金系列FPGA是采用16nm工藝的，屬于高性能FPGA，它支持1.5G LVDS及高速的IO，這成為了實(shí)現(xiàn)HDMI自環(huán)的基礎(chǔ)。并通過(guò)本實(shí)驗(yàn)驗(yàn)驗(yàn)證了Ti60F100來(lái)實(shí)現(xiàn)了1080p60的接收與發(fā)送的可行性。

我們先來(lái)了解下TMDS的電氣特性。

TMDS電氣特性

TMDS利用電流驅(qū)動(dòng)技術(shù)在直流耦合傳輸線接收端產(chǎn)生低壓差分信號(hào)。鏈路參考電壓AVcc設(shè)置差分信號(hào)的高電壓電平，而低電壓電平由HDMI源端的電流源和接收終端電阻(RT)決定。終端電阻(RT)和電纜的特性阻抗(Z0)必須匹配。

對(duì)于差分信號(hào)的一端，標(biāo)稱(chēng)高電平電壓為AVcc，標(biāo)稱(chēng)低電平電壓為(AVcc - Vswing)。

差分對(duì)上的擺幅是一端擺幅的兩倍，2*Vswing ,約為1000mV（VP-VN,分別指TMDS差分對(duì)的P端或者N端）。

從框圖上看TMDS電平更符合或者說(shuō)接近CML的電平標(biāo)準(zhǔn)。在源端都有一個(gè)恒流源。而且差分對(duì)高電低電平的實(shí)現(xiàn)也都是通過(guò)源端一端導(dǎo)通一端截止來(lái)實(shí)現(xiàn)，只是HDMI的上拉通過(guò)接收端來(lái)實(shí)現(xiàn)。在接收端都對(duì)輸入信號(hào)上拉到了50歐，其余部分也可以認(rèn)為相同。

所以LVDS與CML的電平轉(zhuǎn)換成為了硬件設(shè)計(jì)的理論基礎(chǔ)。

本次驗(yàn)證通過(guò)Ti60F100來(lái)實(shí)現(xiàn)。硬件采用炫覽科技開(kāi)發(fā)的demo板。

測(cè)試環(huán)境為輸入采用1.5M HDMI線，輸出采用3M HMDI。測(cè)試分辨為1080p60fps和720p60fps.

HDMI接收過(guò)程

HDMI接收端通過(guò)50R電阻上拉，再通過(guò)電容耦合連接到FPGA。

時(shí)鐘方案如下：

HDMI接收時(shí)鐘經(jīng)過(guò)PLL產(chǎn)生串行時(shí)鐘742.5M用于1080p串行數(shù)據(jù)采集。通過(guò)LVDS實(shí)現(xiàn)串并換轉(zhuǎn)換成10位并行數(shù)據(jù)同步到148.5M的時(shí)鐘上。

實(shí)現(xiàn)過(guò)程如下：

HDMI發(fā)送處理

與LVDS轉(zhuǎn)CML的電平轉(zhuǎn)換相似，只不過(guò)這里都使用了交流耦合。有時(shí)間再?lài)L試DC耦合方式。

另外從IO的和鎖相環(huán)性能的角度出發(fā)，我們?cè)囼?yàn)了以下兩種方案：

方案一 ：通過(guò)單端實(shí)現(xiàn)偽TMDS差分

理論基礎(chǔ)是：

TMDS差分傳動(dòng)技術(shù)是一種利用2個(gè)引腳間電壓差來(lái)傳送信號(hào)的技術(shù)。傳輸數(shù)據(jù)的數(shù)值（"0"或者"1"）由兩腳間電壓正負(fù)極性和大小決定。即，采用2根線來(lái)傳輸信號(hào)，一根線上傳輸原來(lái)的信號(hào)，另一根線上傳輸與原來(lái)信號(hào)相反的信號(hào)。這樣接收端就可以通過(guò)讓一根線上的信號(hào)減去另一根線上的信號(hào)的方式來(lái)屏蔽電磁干擾，從而得到正確的信號(hào)。

按照上面的原理我們把HDMI的4對(duì)差分對(duì)通過(guò)單端來(lái)實(shí)現(xiàn)。我們分別對(duì)HDMI的三對(duì)數(shù)據(jù)和一對(duì)時(shí)鐘用LVCMOS 1.8V電平實(shí)現(xiàn)。并勾選DDIO選項(xiàng)。

時(shí)鐘的設(shè)置如下。由于鎖相環(huán)的限制，內(nèi)部處理時(shí)鐘為144，數(shù)據(jù)位寬為10位，接口上通過(guò)時(shí)鐘雙沿采樣，時(shí)鐘為720。測(cè)試分辨率為1080p@58Hz，畫(huà)面輸出正常。如果通過(guò)時(shí)鐘用25M的話，快速時(shí)鐘為750M應(yīng)該也是可以的。

方案二：通過(guò)LVDS實(shí)現(xiàn)替代TMDS差分對(duì)

在interface中例化4對(duì)LVDS輸出。并通過(guò)PLL產(chǎn)生對(duì)應(yīng)的并行與串行時(shí)鐘。

另外關(guān)于5V接收與發(fā)送，HPD和DDC的處理都相對(duì)比較簡(jiǎn)單，在這里就不詳細(xì)展開(kāi)了。

審核編輯：劉清