APB3是一個(gè)低功耗低成本接口。所有信號(hào)在時(shí)鐘上升沿傳輸，每次傳輸需要兩個(gè)時(shí)鐘周期。

1、Interface

APB寫過程

沒有等待狀態(tài)。

（1）T0到T1階段是空閑狀態(tài)，

（2）T1到T2是setup階段，此階段會(huì)準(zhǔn)備好PADDR，PWRITE(為1)，PWDATA。

（3）T2到T3是Access階段，此階段PENABLE會(huì)拉高，并且地址、數(shù)據(jù)和控制信號(hào)仍然保持有效。

（4）T3到T4階段PENABLE再次拉低；選擇信號(hào)PSELx也會(huì)拉低，除非緊跟同一外設(shè)下一次的傳輸。

有等待狀態(tài)

在ACESS階段，當(dāng)PENABLE為高時(shí)，可以通過PREADY拉低來延長(zhǎng)ACESS階段。這時(shí)要保持PADDR，PWRITE,PSEL,PENABLE,PWDATA信號(hào)保持不變。

當(dāng)PENABLE為低時(shí)，PREADY可以高也可以低。所以如果外設(shè)是固定兩個(gè)操作周期時(shí)，PREADY可以固定為高。

另外推薦地址和寫信號(hào)只在下一個(gè)訪問周期才發(fā)生變化，這樣可以節(jié)省功耗 。

APB讀過程

讀操作

在SETUP階段讀過程與寫過程是一樣的，只是寫過程PWRITE為高，讀過程PWRITE為低。

同樣在ACCESS階段，也可以通過拉低PREADY信號(hào)延長(zhǎng)ACESS階段，但是要保證PADDR，PWRITE,PSEL和PENALBE為固定狀態(tài)。

通過RISCV 操作APB3也比較簡(jiǎn)單，如下：

slave是指APB的基地址，addr是指APB的偏移地址，也就是PADDR.

  void apb3_write(u32 slave, u32 addr, u32 data )
    {
      write_u32(data,slave+addr);
    }
voidabp3_read(u32slave,u32addr)
{
returnread_u32(slave+addr);
}

在邏輯上處理也比較簡(jiǎn)單，易靈思提供了簡(jiǎn)單的APB3參考。

//以下為易靈思提供的APB3的參考
module apb3_slave_memory #(
  // user parameter starts here
  //
  parameter  ADDR_WIDTH  = 16,
  parameter  DATA_WIDTH  = 32,
  parameter  NUM_REG    = 4
) (
  // user logic starts here
  input                       clk,
  input                       resetn,
  input  [ADDR_WIDTH-1:0]     PADDR,
  input                       PSEL,
  input                       PENABLE,
  output                     PREADY,
  input                       PWRITE,
  input   [DATA_WIDTH-1:0]   PWDATA,
  output  [DATA_WIDTH-1:0]   PRDATA,
outputPSLVERROR
);


/////////////////////////////////////////////////////////////////




localparam [1:0]  IDLE   = 2'b00,
              SETUP  = 2'b01,
              ACCESS = 2'b10;




reg [1:0]      busState, 
               busNext;
reg             slaveReady;
wire            actWrite,
               actRead;


//////////////////////////////////////////////////////////////////
  always@(posedge clk or negedge resetn)
  begin
    if(!resetn) 
      busState <= IDLE; 
    else
      busState <= busNext; 
  end




  always@(*)
  begin
    busNext = busState;




    case(busState)
      IDLE:
      begin
        if(PSEL && !PENABLE)
            busNext = SETUP;
        else
            busNext = IDLE;
      end
      SETUP:
      begin
        if(PSEL && PENABLE)
            busNext = ACCESS;
        else
            busNext = IDLE;
      end
      ACCESS:
      begin
        if(PREADY)
            busNext = IDLE;
        else
            busNext = ACCESS;
      end
      default:
      begin
          busNext = IDLE;
      end
    endcase
  end








  assign actWrite = PWRITE  && (busState == ACCESS);
  assign actRead  = !PWRITE && (busState == ACCESS);
  assign PSLVERROR = 1'b0; 
  assign PREADY = slaveReady & & (busState !== IDLE);




  always@ (posedge clk)
  begin
    slaveReady <= actWrite | actRead;
  end


  simple_dual_port_ram
#(
  .DATA_WIDTH(32),
  .ADDR_WIDTH(16),
  .OUTPUT_REG(0),
  .RAM_INIT_FILE("")
)
dut
(
  .wdata  (PWDATA    ),
  .waddr  (PADDR    ),
  .wclk    (clk      ),
  .we      (actWrite  ),
  .raddr  (PADDR    ),
  .rclk    (clk      ),
  .re      (actRead  ),
  .rdata  (PRDATA    )
);


endmodule

審核編輯：劉清