華邦電子一直以來提供閃存和DRAM的良品裸晶圓（KGD）產(chǎn)品，KGD可以與SoC進(jìn)行合封，以實現(xiàn)更優(yōu)的成本和更小的尺寸。據(jù)華邦電子次世代內(nèi)存產(chǎn)品營銷企劃經(jīng)理曾一峻介紹，在KGD1.0中裸片最厚處大約為100-150微米，裸片至裸片（dieto die）的I/O 路徑為1000 微米，目前這種性能的KGD信號完整性/電源完整性（SI/PI）是主流也夠用。在對LPDDR4的電源效率進(jìn)行估算時顯示，其小于35pJ/Byte，帶寬方面 X32 LPDDR4x每I/O為17GB/s。

如今華邦電子KGD進(jìn)入2.0時代。KGD2.0是以3D堆疊的KGD，通過TSV的深寬比能力（也就是aspect Ratio），可以做到1:10，實現(xiàn)厚度更薄。華邦目前可以實現(xiàn)50微米的深度，相當(dāng)于需要將芯片打磨至2mil。未來通過HybridBonding工藝可以實現(xiàn)1微米的距離。同時，在KGD2.0工藝下，信號完整性/電源完整性（SI/PI）表現(xiàn)會更好，并且功耗更低，可以低于LPDDR4的四分之一，為8pJ/Byte，而帶寬可以實現(xiàn)16-256GB/s。KGD2.0性能更好、成本更優(yōu)、更容易按時交付。

CUBEDRAM的3D堆疊技術(shù)特點

今年2月，華邦宣布加入了UCIe聯(lián)盟，華邦可協(xié)助系統(tǒng)單芯片客戶（SoC）設(shè)計與 2.5D / 3D 后段工藝（BEOL, back-end-of-life）封裝連結(jié)。其推出CUBE解決方案，提供半定制化的緊湊超高帶寬DRAM（Customized/Compact Ultra Bandwidth Elements）。

從CUBE的結(jié)構(gòu)來看，是將SoC裸片置上，DRAM裸片置下，省去SoC的TSV工藝。下圖右邊虛線部分所示：



曾一峻分析，傳統(tǒng)上CPU為了增加高速緩存能效，直接增加SRAM的帶寬和容量，這樣的方式會增加非常高的成本。為了節(jié)省成本，廠商會使用相對成熟制程的SRAM，例如5nm的 SoC裸片上堆疊7nm的SRAM 裸片。但這種架構(gòu)下，底部的CPU就需要埋入相當(dāng)多的TSV，同時增加CPU裸片面積，成本依然會相對較高，如上圖左邊的示意。

而采用華邦的解決方案（上圖右邊所示），SoC裸片尺寸縮小，成本相應(yīng)降低，同時通過華邦的DRAM TSV工藝，可以將SoC的信號引至外部，使它們成為同一個封裝芯片。DRAM做TSV的好處是其裸片將會變得很薄，尺寸變得更小。

SoC裸片置上也可以帶來更好的散熱效果，滿足現(xiàn)在AI高算力的需求。總之進(jìn)行3D堆疊以及CUBEDRAM裸片堆疊可以帶來高帶寬、低功耗和優(yōu)秀的散熱表現(xiàn)。

華邦的CUBE還可以降低功耗。曾一峻解析，當(dāng)SoC裸片和DRAM裸片堆疊的時候，相比于傳統(tǒng)的引線鍵合（WireBonding），微鍵合（MicroBonding）可以將1000微米的線長縮短至40微米，僅有傳統(tǒng)長度的2.5%。在未來的混合鍵合（HybridBonding）封裝工藝下，線長甚至可以縮短至1微米。從芯片內(nèi)部來看，信號所經(jīng)過的傳輸距離更短，因此功耗可相應(yīng)地降低。此外，采用混合鍵合工藝，兩顆堆疊的芯片可以被看作同一顆芯片，因此內(nèi)部傳輸信號和SIP表現(xiàn)會更優(yōu)秀。




曾一峻進(jìn)一步指出，DRAM裸片中都會包含電容，華邦的CUBE芯片提供硅電容（Si-Cap）。硅電容的好處在于可以降低電源波動帶來的影響。例如，如果先進(jìn)制程的SoC的核心電壓只有0.75V-1V左右，并且運(yùn)行過程中電源產(chǎn)生一些波動，除了會影響到功耗，還會影響信號的穩(wěn)定性，而硅電容容量提高的情況下，SoC借助硅電容就可以獲得穩(wěn)定的電壓。

下圖是華邦當(dāng)前硅電容規(guī)格和制程的進(jìn)展，今年下半年會帶來更優(yōu)規(guī)格的硅電容。



通過上面表格的參數(shù)，可以看到盡管電容縮小到了一半，但是運(yùn)行經(jīng)時擊穿電壓（TDDB）被提高一倍至1.5V。1.5V目前是大部分先進(jìn)制程芯片的核心電壓。此外擊穿電壓也是目前先進(jìn)制程所需的5V，因此1500nF/（mm2）其實是可以符合目前先進(jìn)制程芯片的電容需求。

華邦還提供中介層中介層（Interposer），目前正在進(jìn)行內(nèi)部技術(shù)演進(jìn)的是華邦的DRAM堆疊與中介層（Interposer）的架構(gòu)，以這樣的架構(gòu)開發(fā)DRAM的目的是可以驗證華邦的TSV。



至此，華邦電子成立了3DCaaS平臺，可以向客戶提供包括DRAM、中介層、硅電容在內(nèi)的整體解決方案。這也是華邦加入UCIe后帶來的貢獻(xiàn)之一?！盁o論是TSV、還是WOW（WaferonWafer），華邦都已經(jīng)達(dá)成了與業(yè)內(nèi)相關(guān)企業(yè)的合作，構(gòu)建了合作伙伴生態(tài)。在COW（ChiponWafer）方面，華邦將提供TSV的DRAM裸片，并且會幫助SoC客戶通過適合的合作伙伴進(jìn)行后續(xù)封測。COW還包含了2.5D、Fan-Out以及3D堆疊工藝，其中2.5D和3D堆疊所用到的硅中介層華邦都可以提供，并且華邦的硅電容還能使芯片的SI/PI減小，使能耗表現(xiàn)更好。甚至華邦的Si-Bridge還能讓硅中介層的裸片尺寸更小?！痹痪f道。

可作為L4級緩存用于邊緣計算

華邦的CUBE解決方案主要面向低功耗、高帶寬，以及中低容量的內(nèi)存需求，適合于邊緣計算和生成式AI等應(yīng)用。

例如在AI-ISP架構(gòu)中，如下圖所示，灰色部分屬于神經(jīng)網(wǎng)絡(luò)處理器（NPU），如果AI-ISP要實現(xiàn)大算力，需要很大的帶寬，或者是SPRAM。但是在AI-ISP上使用SPRAM的成本非常高，不太可行。如果使用LPDDR4就需要4-8顆，無論是合封還是外置，成本同樣相當(dāng)高昂。此外，還有可能會用到傳輸速度為4266Mhz的高速LPDDR4，而這樣的產(chǎn)品需要依賴7nm或12nm的先進(jìn)制程工藝生產(chǎn)。



華邦的CUBE解決方案可以允許客戶使用成熟制程（例如28、22nm）的SoC，獲得類似的高速帶寬。華邦的CUBE解決方案可以通過多個I/O（256或者512個）結(jié)合28nm SoC提供的500MHz的運(yùn)行頻率，以此實現(xiàn)更高帶寬，帶寬最高可增至256GB/s。不僅如此，華邦在未來可能會和客戶探討64GB/s帶寬的合作，I/O數(shù)可以減少，裸片的尺寸也會進(jìn)一步縮小。

隨著CPU高速運(yùn)算需求對制程的要求越來越高，我們可以看到16nm、7nm、5nm到3nm的CPU，SRAM占比（如下圖中紅色部分所示）并不會同比例縮小，因此當(dāng)需要實現(xiàn)AI運(yùn)算或者進(jìn)行高速運(yùn)算的情況下，就需要把L3的緩存SRAM容量加大，即便可以使用堆疊的方式達(dá)到幾百M(fèi)B，也會導(dǎo)致高昂的成本。



華邦的方案是把L3緩存縮小，轉(zhuǎn)而使用L4緩存的CUBE解決方案。當(dāng)然，L4緩存之所以被稱作L4，首先是因為它的延遲（Latency）會比L3的稍長。曾一峻表示，為了克服這個問題，可以采用多BANK的方式（multibankper channel），來獲得更好的存取效率。第二個方式是將重寫（rewrite） IO分開，這是一個比較類SRAM的方式，縮短運(yùn)行時間。換句話說，是以某些比較特殊的架構(gòu)進(jìn)行產(chǎn)品修正，我們會針對客戶的一些特殊需求和應(yīng)用場景進(jìn)行定制化調(diào)配，縮短L4緩存的延遲。

同時，AI模型在某些情況下還是需要外置一定容量的內(nèi)存，例如在某些邊緣計算的場景下會需要8-12GB的LPDDR4或者是LPDDR5，因此也可以外掛高容量的工作內(nèi)存（Working Memory）。綜上所述，CUBE可以允許使用成熟制程，以降低SoC成本、減小芯片功耗以及獲得高帶寬這三大主要訴求。

據(jù)透露，目前華邦就CUBE解決方案已經(jīng)和幾家客戶展開了項目洽談，具體的合作內(nèi)容也還處在進(jìn)行時，包括了邊緣計算和生成式AI這兩個應(yīng)用方向。依照目前的進(jìn)展，或許明年會有一些官方的合作新聞發(fā)布。

曾一峻認(rèn)為，CUBE解決方案在邊緣計算服務(wù)器領(lǐng)域?qū)⒂泻艽蟮臋C(jī)會。相對于大模型的訓(xùn)練，在邊緣服務(wù)器上可以把模型縮小，但是它一樣需要具備很高帶寬的內(nèi)存（通過堆疊DRAM），但不需要很高的容量。無論是監(jiān)控（surveillance）或5G的邊緣計算服務(wù)器，或是中小企業(yè)內(nèi)部部署的數(shù)據(jù)中心服務(wù)器（on-premise data server center），都有可能會運(yùn)用到華邦的CUBE解決方案。

華邦電子DRAM路線

華邦目前擁有兩座12寸晶圓廠，一個是位于臺中的Fab6工廠；另外，從去年的下半年開始，華邦在高雄新建的第二座廠已經(jīng)正式量產(chǎn)，目前的投片量達(dá)到了1萬片/月左右。后續(xù)高雄廠規(guī)劃的產(chǎn)能會逐漸爬坡到1.4萬片至2萬片/月。

高雄廠主要生產(chǎn)先進(jìn)制程的DRAM，臺中廠的中小容量DRAM制程會維持在65nm、46nm以及38nm、25nm，以成熟制程為主。目前高雄廠已在量產(chǎn)的25nm產(chǎn)品包括2GB和4GB兩種產(chǎn)品，已經(jīng)開始大批量交付。20nm產(chǎn)品在今年中也會進(jìn)入量產(chǎn)階段，下一步會向19nm制程演進(jìn)。

華邦DDR3主要有1Gb、2Gb、4Gb以及8Gb四種容量，同時需要強(qiáng)調(diào)的是，華邦會持續(xù)進(jìn)行DDR3的生產(chǎn)和支持。華邦的DDR4規(guī)劃是在今年中，20nm的制程就緒以后在高雄廠生產(chǎn)。量產(chǎn)時間規(guī)劃在2024年初。后續(xù)DDR3產(chǎn)品在2025年會演進(jìn)至16nm。

在業(yè)界很多大廠停產(chǎn)DDR3之時，華邦表示未來會持續(xù)生產(chǎn)DDR3，據(jù)OMDIA的報告DDR3產(chǎn)品將持續(xù)存在到2027、2028年。特別是在車用、工業(yè)用的場景，DDR3是更加成熟且尺寸、成本更有優(yōu)勢的一代產(chǎn)品。

存儲市場預(yù)期

我們看到，存儲行業(yè)經(jīng)過從去年下半年開始到今年上半后的調(diào)整，主要是大廠削減產(chǎn)能、減少資本支出，延遲新廠建設(shè)計劃等，以期讓存儲行情企穩(wěn)。對此，華邦電子大陸區(qū)產(chǎn)品營銷處處長朱迪表示，雖然今年上半年大環(huán)境還是處于調(diào)庫存的狀態(tài)，但是需求已經(jīng)逐漸回暖。在消費(fèi)類的應(yīng)用上，客戶的下單力道慢慢在恢復(fù)。同時也有一些客戶也在觀望庫存調(diào)整以及價格下跌是否已經(jīng)到達(dá)階段性低谷，開始來跟各家內(nèi)存廠商洽談準(zhǔn)備下一些長期的訂單。

因此，朱迪認(rèn)為，今年上半年應(yīng)該還是底部階段，但是市況會逐漸改善。尤其是國內(nèi)出臺了一些相應(yīng)的刺激經(jīng)濟(jì)的措施，包括數(shù)字經(jīng)濟(jì)發(fā)展、AI產(chǎn)業(yè)的推動等，因此對于下半年的存儲市場比較樂觀。

朱迪表示，另一個維度看，汽車和工業(yè)應(yīng)用是華邦耕耘較好的領(lǐng)域，占到去年營收的29%。這也是為什么大環(huán)境雖然如此不好，去年華邦的營收表現(xiàn)還算不錯的原因。這一類客戶更看重于品質(zhì)的穩(wěn)定性和交付的保證。華邦作為一個擁有自有工廠的IDM，同時又更聚焦于這些中小容量DDR3及以下的產(chǎn)品，贏得客戶的信任和認(rèn)可。另外，在消費(fèi)類、網(wǎng)通類產(chǎn)品，它的DDR3以及往DDR4演進(jìn)的速度會比預(yù)想的快一些。主要原因是主芯片廠商要追求更高的帶寬，以及市場價格的走向影響。

“利基型存儲市場的特點是整個市場的盤子會比較小，大概占整個存儲的10%不到。所以它的供需相對而言是比較平衡和穩(wěn)定的。因此這一市場受到波動的影響相對較小。謹(jǐn)慎樂觀看待今年下半年存儲行業(yè)的復(fù)蘇?！敝斓险f道。