隨著多芯片系統(tǒng)在半導(dǎo)體領(lǐng)域變得越來越普遍，通用小芯片互連高速（UCIe）規(guī)范正在成為焦點(diǎn)。

由于其對高帶寬和高性能的支持，以及其靈活性，UCIe有望成為引領(lǐng)新一輪創(chuàng)新浪潮的黃金標(biāo)準(zhǔn)。

傳統(tǒng)的單片 SoC 正在達(dá)到超大規(guī)模數(shù)據(jù)中心的人工智能 （AI）、機(jī)器學(xué)習(xí) （ML） 和高性能計算 （HPC） 等數(shù)據(jù)密集型應(yīng)用的功耗、性能和面積 （PPA） 限制。響應(yīng)號召的是多芯片系統(tǒng)，由單個芯片或小芯片組成，通過支持離散功能或乘以單個芯片的功能來擴(kuò)展性能。它們集成在標(biāo)準(zhǔn)或高級包中。

雖然單片芯片正在接近制造上限，但多芯片系統(tǒng)可以提供更多的系統(tǒng)功能、增強(qiáng)的 PPA、更好的良率以及更低的成本來支持先進(jìn)的設(shè)計。UCIe 為可定制的、基于標(biāo)準(zhǔn)的封裝級小芯片集成提供了支持。一個開放的規(guī)范，它定義了封裝內(nèi)小芯片之間的互連。其特性非常適合多芯片系統(tǒng)的要求。

支持當(dāng)今和未來的帶寬需求

雖然已經(jīng)出現(xiàn)了幾種不同的標(biāo)準(zhǔn)來解決多芯片系統(tǒng)的挑戰(zhàn)，但UCIe是唯一具有芯片間接口完整堆棧的標(biāo)準(zhǔn)。該規(guī)范支持 2D 和 2.5D 包，預(yù)計未來將推出 3D 包。其他標(biāo)準(zhǔn)僅關(guān)注協(xié)議棧的特定層，缺乏確保實(shí)現(xiàn)之間互操作性的完整芯片到芯片接口的全面規(guī)范。

UCIe 適用于當(dāng)今每個引腳 8 Gbps 至 16 Gbps 的大部分設(shè)計;它還支持每個引腳 32 Gbps 的設(shè)計，適用于未來的高帶寬應(yīng)用，如網(wǎng)絡(luò)和超大規(guī)模數(shù)據(jù)中心。有兩種封裝變體可供選擇。用于高級封裝的UCIe支持硅中介層、硅橋和再分布層（RDL）扇出，而用于標(biāo)準(zhǔn)封裝的UCIe支持有機(jī)襯底和層壓板。

UCIe 堆棧本身由三層組成。頂部是協(xié)議層，它通過基于流控制單元（基于 FLIT）的協(xié)議實(shí)現(xiàn)確保最大效率和減少延遲。協(xié)議層支持常用規(guī)范，包括 PCI Express? （PCIe?）、計算快速鏈路 （CXL） 和/或用戶定義的流式處理協(xié)議。在第二層，協(xié)議進(jìn)行仲裁和協(xié)商，鏈路管理通過芯片到芯片適配器進(jìn)行。該層實(shí)現(xiàn)基于循環(huán)冗余校驗(yàn) （CRC） 和重試機(jī)制的錯誤檢測和糾正功能。PHY 標(biāo)記第三層，指定與封裝介質(zhì)的電氣接口。在PHY層中，電模擬前端（AFE）、發(fā)射器和接收器以及邊帶通道允許兩個芯片之間進(jìn)行參數(shù)交換和協(xié)商。Logic PHY 實(shí)現(xiàn)了鏈路初始化、訓(xùn)練和校準(zhǔn)算法以及測試和修復(fù)功能。

經(jīng)過驗(yàn)證的 IP 如何實(shí)現(xiàn)強(qiáng)大的芯片間鏈路

為了簡化UCIe在多芯片系統(tǒng)設(shè)計中的應(yīng)用，設(shè)計人員可以轉(zhuǎn)向PHY、控制器和驗(yàn)證IP。PHY IP 支持標(biāo)準(zhǔn)和高級封裝選項(xiàng)，可提供靈活性，而在高級 FinFET 工藝中，可支持高帶寬、低功耗和低延遲的芯片間連接?？刂破?IP 支持與 PCIe 和 CXL 等常用協(xié)議一致的解決方案，并可通過流協(xié)議實(shí)現(xiàn)延遲優(yōu)化的片上網(wǎng)絡(luò) （NoC） 到 NoC 鏈路;例如，橋接到 CXS 接口和 AXI 接口。最后，在全棧的每一層支持各種被測設(shè)計 （DUT） 的驗(yàn)證 IP 有助于加快運(yùn)行時間，以及設(shè)計的調(diào)試和覆蓋收斂。

正確的 PHY、控制器和驗(yàn)證 IP 集可以帶來可靠、穩(wěn)健的芯片間鏈路，具有低延遲和高能效。針對已知良好芯片的內(nèi)置可測試性功能以及用于糾錯的 CRC 或奇偶校驗(yàn)檢查支持芯片良率和質(zhì)量目標(biāo)。

審核編輯：郭婷