本文將討論 verilog 中常用的數(shù)據(jù)類型，包括對(duì)數(shù)據(jù)表示、線網(wǎng)類型、變量類型和數(shù)組，分享一下使用方法和注意事項(xiàng)。

一、Verilog 中的數(shù)值表示

編寫(xiě) verilog代碼 時(shí)，經(jīng)常需要在代碼中表示數(shù)據(jù)值，可以將這些數(shù)據(jù)表示為2進(jìn)制、8進(jìn)制、10進(jìn)制或16進(jìn)制值。

特別是verilog中需要定義數(shù)據(jù)的位寬，因?yàn)関erilog 本質(zhì)上是在描述硬件電路。

語(yǔ)法：

說(shuō)明：

• bits：位寬，可省略，則默認(rèn)是32bit
• representation：進(jìn)制， b或B表示2進(jìn)制，o或O表示8進(jìn)制，d或D表示10進(jìn)制，h或H表示16進(jìn)制，可省略，則默認(rèn)是十進(jìn)制?
• value ：具體數(shù)值

示例：

8'b1000_1000;    //2進(jìn)制表示
4'o10;      //8進(jìn)制表示
4'd8;       //10進(jìn)制表示
4'h8;       //十六進(jìn)制表示

每一個(gè)bit位不同值表示：

二、Verilog 中的基本數(shù)據(jù)類型

verilog 中的基本數(shù)據(jù)類型可以分為兩大類：線網(wǎng)類型（net）和變量類型（variable ）

net類型用來(lái)對(duì)數(shù)字電路中的連接關(guān)系建模，無(wú)法存儲(chǔ)數(shù)值，表示數(shù)據(jù)驅(qū)動(dòng)路線。

variable類型用來(lái)對(duì)寄存器或觸發(fā)器建模，可以存儲(chǔ)數(shù)據(jù)。

1、Verilog 中的net類型

用來(lái)描述設(shè)計(jì)中不同組件之間的物理連接，net類型本身不能用于存儲(chǔ)數(shù)據(jù)或驅(qū)動(dòng)數(shù)據(jù)。

通常使用連續(xù)賦值（continuous assignment）語(yǔ)句來(lái)將數(shù)據(jù)驅(qū)動(dòng)到線型（wire）上，如assign 語(yǔ)句。

verilog 中最常用的net類型就是wire類型。 使用wire類型來(lái)聲明設(shè)計(jì)中基本的點(diǎn)對(duì)點(diǎn)連接信號(hào)，顧名思義，它們大致相當(dāng)于傳統(tǒng)電路中的電線（wire英文原意）。

wire a;          //聲明一個(gè)1位寬wire類型信號(hào)a
 
assign a = c;    //使用assign關(guān)鍵字來(lái)賦值
assign b = d;    //使用assign關(guān)鍵字來(lái)賦值

2、Verilog 中的變量類型

verilog 中使用變量類型來(lái)存儲(chǔ)數(shù)據(jù)，可以一直保持這個(gè)值直到被再次賦值。

verilog中最常用的變量類型是reg類型，用于always語(yǔ)句塊內(nèi)，如下面的代碼片段所示，實(shí)現(xiàn)了一個(gè)D觸發(fā)器。

reg q;
//D觸發(fā)器
always @(posedge clock)
  q <= d;
end

雖然reg 類型常被用來(lái)建模觸發(fā)器，但在某些情況下，reg 類型也可用于在 verilog 中對(duì)組合邏輯進(jìn)行建模。

reg q;
always @(*)
  q = d;
end

verilog 中最常用的數(shù)值數(shù)據(jù)類型是integer類型。 但是，integer類型通常用于模塊中的內(nèi)部信號(hào)而不是端口。

注意：integer默認(rèn)是32bit的有符號(hào)數(shù)。

integer a = 255;    //聲明一個(gè)值為255的integer類型變量a

3、Verilog 中的有符號(hào)（Signed）和無(wú)符號(hào)數(shù)據(jù)（Unsigned）

Verilog-2001 標(biāo)準(zhǔn)引入了signed 和 unsigned關(guān)鍵字，在Verilog-2001標(biāo)準(zhǔn)發(fā)布之前，所有net類型和variable類型都只能用于存儲(chǔ)無(wú)符號(hào)（Unsigned）數(shù)據(jù)類型。

默認(rèn)情況下，integer類型是有符號(hào)的，而 reg 和 wire 類型都是無(wú)符號(hào)的。 如果希望修改此默認(rèn)行為，則需要使用這些關(guān)鍵字（signed 和 unsigned），在 verilog 代碼中將變量類型聲明為signed時(shí)，會(huì)是補(bǔ)碼。

示例：

//聲明無(wú)符號(hào)reg變量a、有符號(hào)reg變量b
reg [31:0] a;
reg signed [31:0] b;
 
//聲明無(wú)符號(hào)wire變量a、有符號(hào)wire變量b
wire [31:0] a;
wire signed [31:0] b;
 
//聲明無(wú)符號(hào)integer變量a、有符號(hào)integer變量b
integer unsigned a;
integer b;

4、Verilog 中的數(shù)組（Arrays ）

在 verilog 中可以創(chuàng)建和使用Arrays（數(shù)組）類型，在FPGA中實(shí)際是使用LUT或BRAM來(lái)實(shí)現(xiàn)的。

（1）一維數(shù)組

語(yǔ)法：

說(shuō)明：

• type表示數(shù)組元素的類型
• size表示數(shù)據(jù)元素的位寬大小
• variable_name表示數(shù)組名稱
• elements是表示數(shù)組的大小

示例：

//定義一個(gè)共有8個(gè)元素的數(shù)組example，每個(gè)元素的位寬為3位
wire [2:0] example [7:0];

可以使用帶有數(shù)組下標(biāo)的方括號(hào)來(lái)訪問(wèn)數(shù)組中的單個(gè)元素，如：

//將5賦值給數(shù)組example中的最后一個(gè)元素
assign example[7] = 3'h5;

（2）多維數(shù)組

在Verilog-1995標(biāo)準(zhǔn)中，只能創(chuàng)建一維數(shù)組。 verilog 2001 標(biāo)準(zhǔn)則可以創(chuàng)建多于一維的數(shù)組。 為此，只需添加另一個(gè)字段來(lái)定義需要的元素?cái)?shù)量。

語(yǔ)法：

說(shuō)明：

• type表示數(shù)組元素的類型
• size表示數(shù)據(jù)元素的位寬大小
• variable_name表示數(shù)組名稱
• elements0是表示數(shù)組第一層的大小
• elements1表示數(shù)組第二層的大小

示例：

wire [3:0] example2d [7:0][1:0];
//賦值操作
assign example2d [7][1] = 4'ha;
assign example2d [7][0] = 4'ha;

verilog數(shù)組還是挺好用的，可以用于簡(jiǎn)化寫(xiě)代碼的邏輯，適用于循環(huán)復(fù)制的模塊或代碼。

genvar i;
wire [1:0] data_in [0:4];
wire [1:0] data_out [0:4];

generate
for(i = 0; i < 5; i = i + 1) begin: module_test
     mod_test u_mod_test(
        .clk(clk),
        .reset(reset),
        .data_in(data_in[i]),
        .data_out(data_out[i])
     );
end
endgenerate

integer j;
reg  [2:0] shift_add_index [0:8];

always@(posedge clk) begin
     shift_add_index[0] <= 'd2;
end

always@(posedge clk) begin
     for(j = 1; j < 9; j = j+1) begin
         shift_add_index[j] <= shift_add_index[j-1] + j;
     end
end