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DVB-S2標(biāo)準(zhǔn)協(xié)議:流自適應(yīng)與FEC編碼簡(jiǎn)析

FPGA算法工程師 ? 來(lái)源:FPGA算法工程師 ? 2023-05-22 09:36 ? 次閱讀

5.2流自適應(yīng)

流自適應(yīng)(見圖1和圖4)提供填充以完成定長(zhǎng)(Kbch bit)的BBFRAME和加擾。Kbch取決于FEC碼率,如表5所示。當(dāng)可用于傳輸?shù)挠脩魯?shù)據(jù)不足以完全填充BBFRAME時(shí),或者當(dāng)必須在BBFRAME中分配整數(shù)個(gè)UP時(shí),可以應(yīng)用填充。

輸入流應(yīng)該是一個(gè)BBHEADER后面跟著一個(gè)DATA FIELD。輸出流應(yīng)該是一個(gè)BBFRAME。

fd73c5a6-f812-11ed-90ce-dac502259ad0.png

圖4:流適配器輸出處的BBFRAME格式

5.2.1 填充

(Kbch-DFL-80)個(gè)零bit應(yīng)附加在DATA字段之后。產(chǎn)生的BBFRAME應(yīng)具有Kbch位的恒定長(zhǎng)度。對(duì)于廣播服務(wù)應(yīng)用,DFL = Kbch -80,因此不應(yīng)用填充。

5.2.2基帶加擾

完整的BBFRAME將被隨機(jī)化。隨機(jī)化順序應(yīng)與BBFRAME同步,從MSB開始,以Kbch bit后結(jié)束。

加擾序列由圖5的反饋移位寄存器產(chǎn)生。偽隨機(jī)二進(jìn)制序列(PRBS)發(fā)生器的多項(xiàng)式應(yīng)為:

將序列(100101010000000)裝入PRBS寄存器,如圖5所示,應(yīng)在每個(gè)BBFRAME開始時(shí)啟動(dòng)。

fd99cc24-f812-11ed-90ce-dac502259ad0.png

圖5:PRBS編碼器的可能實(shí)現(xiàn)

5.3FEC編碼

該子系統(tǒng)應(yīng)執(zhí)行外碼(BCH)、內(nèi)碼(LDPC)和比特交織。由輸入流BBFRAME和輸出流FECFRAME組成。

每個(gè)BBFRAME (比特)由FEC編碼子系統(tǒng)處理,生成一個(gè)FECFRAME (比特)。系統(tǒng)BCH外碼的奇偶校驗(yàn)位(BCHFEC)應(yīng)附加在BBFRAME字段之后,內(nèi)部LDPC編碼器的奇偶校驗(yàn)位(LDPCFEC)應(yīng)附加在BCHFEC字段之后,如圖6所示。

fdb6ebc4-f812-11ed-90ce-dac502259ad0.png

圖6:比特交織前的數(shù)據(jù)格式(常規(guī)FECFRAME的nldpc = 64 800 bit,短FECFRAME的nldpc = 16 200 bit)

表5a給出了常規(guī)FECFRAME (= 64 800 bits)的FEC編碼參數(shù),表5b給出了短FECFRAME (= 16 200 bits)的FEC編碼參數(shù)。

表5a:編碼參數(shù)(常規(guī)FECFRAME nldpc = 64800)

fdd6c606-f812-11ed-90ce-dac502259ad0.png

表5b:編碼參數(shù)(短FECFRAME nldpc = 16 200)

fe1e9dc8-f812-11ed-90ce-dac502259ad0.png

5.3.1 外碼(BCH)

每個(gè)BBFRAME(Kbch)應(yīng)應(yīng)用t個(gè)糾錯(cuò)的 BCH (Nbch, Kbch)碼以生成錯(cuò)誤保護(hù)包。nldpc = 64 800的BCH代碼參數(shù)見表5a, nldpc = 16 200的BCH代碼參數(shù)見表5b。

t個(gè)糾錯(cuò)BCH編碼器的生成器多項(xiàng)式由表6a中nldpc = 64 800和表5b中nldpc = 16200的第一個(gè)t多項(xiàng)式相乘得到。

表6a: BCH多項(xiàng)式(對(duì)于常規(guī)FECFRAMEnldpc = 64 800)

fe4d7d6e-f812-11ed-90ce-dac502259ad0.png

表6b: BCH多項(xiàng)式(對(duì)于短FECFRAME nldpc = 16 200)

fe8c2c1c-f812-11ed-90ce-dac502259ad0.png

fed77780-f812-11ed-90ce-dac502259ad0.png

5.3.2 內(nèi)碼(LDPC)

fef79524-f812-11ed-90ce-dac502259ad0.png

5.3.2.1 常規(guī)FECFRAME的內(nèi)碼

ff2036be-f812-11ed-90ce-dac502259ad0.png

ff46ba8c-f812-11ed-90ce-dac502259ad0.png

ff647072-f812-11ed-90ce-dac502259ad0.png

ff9cbcca-f812-11ed-90ce-dac502259ad0.png

以類似的方式,對(duì)于每一組360個(gè)新信息比特,從表B.1到B.11中的新行用于查找校驗(yàn)位累加器的地址。

用完所有信息比特后,得到最終校驗(yàn)位如下:

ffccba88-f812-11ed-90ce-dac502259ad0.png

表7a:正常幀的q值

fffe831a-f812-11ed-90ce-dac502259ad0.png

001d1fbe-f813-11ed-90ce-dac502259ad0.png

5.3.2.2 短FECFRAME的內(nèi)碼

00304986-f813-11ed-90ce-dac502259ad0.png

5.3.3 比特交織(僅適用于8PSK, 16APSK和32APSK)

對(duì)于8PSK、16APSK和32APSK調(diào)制格式,LDPC編碼器的輸出應(yīng)使用塊交織器進(jìn)行位交織。數(shù)據(jù)按列順序?qū)懭虢豢椘?,按行順序讀出(首先讀出BBHEADER的MSB,但在8PSK速率3/5的情況下,BBHEADER的MSB在第三讀出),如圖7和圖8所示。

每個(gè)調(diào)制格式的塊交織器的配置如表8所示。

表8:位交織器結(jié)構(gòu)

00716bfa-f813-11ed-90ce-dac502259ad0.png

009e9314-f813-11ed-90ce-dac502259ad0.png

圖7:8PSK和正常FECFRAME長(zhǎng)度的比特交織方案(除3/5外的所有速率)

00d617ee-f813-11ed-90ce-dac502259ad0.png

圖8:8PSK和正常FECFRAME長(zhǎng)度的比特交織方案(速率僅為3/5)





審核編輯:劉清

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原文標(biāo)題:DVB-S2標(biāo)準(zhǔn)協(xié)議:流自適應(yīng)與FEC編碼

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