前言

本文整理了數(shù)字電路課程中的相關(guān)基本的知識點(diǎn)和較為重要的知識點(diǎn)，用于求職的數(shù)電部分的知識準(zhǔn)備，差缺補(bǔ)漏。

二進(jìn)制數(shù)的算術(shù)運(yùn)算

無符號二進(jìn)制數(shù)的算術(shù)運(yùn)算

加法：同十進(jìn)制加法，逢二進(jìn)一，無符號二進(jìn)制數(shù)的加法運(yùn)算是基礎(chǔ)。

減法：同十進(jìn)制減法，不夠減借位。

乘法：乘法運(yùn)算是由左移被乘數(shù)與加法運(yùn)算組成的。

除法：乘法運(yùn)算是由右移除數(shù)與減法運(yùn)算組成的。

帶符號二進(jìn)制數(shù)的算術(shù)運(yùn)算

為了簡化帶二進(jìn)制數(shù)進(jìn)行減法運(yùn)算，數(shù)字電路中負(fù)數(shù)通常是用補(bǔ)碼進(jìn)行表示，因此，引入了二進(jìn)制數(shù)的補(bǔ)碼的概念。

帶符號二進(jìn)制數(shù)的補(bǔ)碼、反碼計(jì)算方法如下：

補(bǔ)碼與反碼的最高位為符號位，正數(shù)為0，負(fù)數(shù)為1。

當(dāng)二進(jìn)制數(shù)為正數(shù)時(shí)，補(bǔ)碼、反碼與原碼相同。

當(dāng)二進(jìn)制數(shù)為負(fù)數(shù)時(shí)，原碼的數(shù)值位（不包含符號位），逐位取反即得到反碼；然后將反碼加一得到帶符號二進(jìn)制負(fù)數(shù)的補(bǔ)碼。

數(shù)據(jù)溢出問題

數(shù)據(jù)在進(jìn)行加減法時(shí)可能會造成數(shù)據(jù)的溢出，兩個符號相同的數(shù)相加會造成溢出，兩個符號相反的數(shù)相加不會造成溢出，解決方法是進(jìn)行位拓展。

數(shù)制問題

二-十進(jìn)制編碼

二-十進(jìn)制編碼就是用4位二進(jìn)制數(shù)來表示1位十進(jìn)制數(shù)中的0-9的十個數(shù)碼，即二進(jìn)制編碼的十進(jìn)制碼（BCD碼）。

常見的BCD碼分為有權(quán)碼和無權(quán)碼。

有權(quán)碼：8421碼，2421碼，5421碼等。

無權(quán)碼：余三碼，余三循環(huán)碼（將格雷碼首尾三種狀態(tài)去掉的編碼）。

十進(jìn)制與N進(jìn)制轉(zhuǎn)換

N進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)：按其位權(quán)展開，然后相加，得到相應(yīng)的十進(jìn)制數(shù)。十進(jìn)制數(shù)轉(zhuǎn)化為N進(jìn)制數(shù)：整數(shù)部分，除R取余法，除到商為0為止。小數(shù)部分，乘R取整法，乘到積為0為止。

格雷碼與二進(jìn)制轉(zhuǎn)換

格雷碼也是一種常見的無權(quán)碼。

二進(jìn)制與格雷碼轉(zhuǎn)換：

格雷碼的最高位（最左邊）與二進(jìn)制碼的最高位相同。

從左到右，逐一將二進(jìn)制碼相鄰兩位相加（舍去進(jìn)位），作為格雷碼的下一位。

下圖例子將二進(jìn)制碼1011轉(zhuǎn)換為格雷碼1110。

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格雷碼與二進(jìn)制轉(zhuǎn)換：

二進(jìn)制的最高位（最左邊）與二進(jìn)制碼的最高位相同。

將產(chǎn)生的每一位二進(jìn)制碼，與下一位相鄰的格雷碼相加（舍去進(jìn)位），作為二進(jìn)制碼的下一位。

下圖例子將格雷碼1101轉(zhuǎn)換為二進(jìn)制碼1001。

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十六進(jìn)制與八進(jìn)制轉(zhuǎn)換

二進(jìn)制數(shù)與十六進(jìn)制數(shù)互相轉(zhuǎn)換：以小數(shù)點(diǎn)為基準(zhǔn)，整數(shù)部分四位一組，不足四位的高位補(bǔ)零，小數(shù)部分四位一組，不足四位的低位補(bǔ)零。反之亦成立。

二進(jìn)制數(shù)與八進(jìn)制數(shù)互相轉(zhuǎn)換：以小數(shù)點(diǎn)為基準(zhǔn)，整數(shù)部分三位一組，不足三位的高位補(bǔ)零，小數(shù)部分三位一組，不足三位的低位補(bǔ)零。反之亦成立。

邏輯函數(shù)

描述邏輯輸入變量和邏輯輸出變量之間的因果關(guān)系稱為邏輯函數(shù)。

表示方法

幾種常見的邏輯函數(shù)表示方式：

真值表

邏輯函數(shù)表達(dá)式

邏輯圖

波形圖

卡諾圖

HDL

真值表與邏輯圖轉(zhuǎn)換

通常從給定的真值表不能直接得到邏輯圖。首先根據(jù)真值表寫出邏輯表達(dá)式，依照邏輯表達(dá)式畫出邏輯圖，轉(zhuǎn)換步驟如下:

根據(jù)真值表寫出邏輯表達(dá)式。

用公式法或卡諾圖法化簡得到簡化的邏輯表達(dá)式。

根據(jù)邏輯表達(dá)式畫出邏輯圖。

邏輯圖到真值表的轉(zhuǎn)換

從邏輯圖不能直接得到真值表，轉(zhuǎn)換步驟如下：

從邏輯圖的輸人端到輸出端，逐級寫出每個邏輯符號輸出端的表達(dá)式，直到寫出最后輸出變量的邏輯表達(dá)式。

化簡變換，求簡化的邏輯表達(dá)式。

將輸人變量可能的取值逐個代入表達(dá)式進(jìn)行計(jì)算，并將結(jié)果列表，即得真值表。

邏輯代數(shù)

邏輯代數(shù)有一系列的定理、定律、規(guī)則，用數(shù)學(xué)表達(dá)式進(jìn)行處理，完成對邏輯電路的化簡、變化、分析與總結(jié)。

簡單的代數(shù)定律不在贅述，同數(shù)學(xué)代數(shù)中的交換律、結(jié)合律、分配律、吸收律。

反演律，又叫摩根定律，可實(shí)現(xiàn)與非式轉(zhuǎn)換非或式，或非式轉(zhuǎn)換非與式的互換。

與非式轉(zhuǎn)換非或式：

或非式轉(zhuǎn)換非與式：

其他常見恒等式：

邏輯函數(shù)表達(dá)式基本形式

與或式：值若干與項(xiàng)進(jìn)行或的邏輯運(yùn)算構(gòu)成的表達(dá)式，簡稱與或式，或者稱為積之和式（SOP）。

或與式：值若干或項(xiàng)進(jìn)行與的邏輯運(yùn)算構(gòu)成的表達(dá)式，簡稱或與式，或者稱為積之和式（POS）。

最小項(xiàng)與最小項(xiàng)表達(dá)式

最小項(xiàng)：對于n個變量的邏輯函數(shù)，若有一個乘積項(xiàng)包含了全部的n個變量，每個變量都以他的原變量或者非變量的形式出現(xiàn)在乘積項(xiàng)中，且僅出現(xiàn)一次，則該乘積項(xiàng)為最小項(xiàng)。例如變量A、B，最小項(xiàng)有AB，AB非，A非B，A非B非，而A，B這些項(xiàng)不是最小項(xiàng)。

最小項(xiàng)性質(zhì)：

輸入任意一個最小項(xiàng)，只有一組取值使得結(jié)果為1，其余各組取值均為0。

任意兩個不同最小項(xiàng)積為0。

所有最小項(xiàng)的和為1。

最小項(xiàng)表達(dá)式：由若干最小項(xiàng)進(jìn)行或操作構(gòu)成的邏輯表達(dá)式，也稱為標(biāo)準(zhǔn)與或式。任意一個邏輯函數(shù)都能變換成唯一的最小項(xiàng)表達(dá)式。

最大項(xiàng)與最大項(xiàng)表達(dá)式

最大項(xiàng)：對于n個變量的邏輯函數(shù)，若有一個或項(xiàng)包含了全部的n個變量，每個變量都以他的原變量或者非變量的形式出現(xiàn)在或項(xiàng)中，且僅出現(xiàn)一次，則該或項(xiàng)為最大項(xiàng)。

最大項(xiàng)性質(zhì)：

輸入任意一個最大項(xiàng)，只有一組取值使得結(jié)果為0，其余各組取值均為1。

任意兩個不同最大項(xiàng)和為1。

所有最小項(xiàng)的積為0。

卡諾圖化簡

卡諾圖化簡步驟：

將邏輯函數(shù)寫成最小項(xiàng)表達(dá)式。

將最小項(xiàng)表達(dá)式填入卡諾圖中。

找出為1的相鄰最小項(xiàng)，畫包圍圈，寫出每個包圍圈的乘積項(xiàng)。

將所有包圍圈對應(yīng)的乘積項(xiàng)相加。

畫包圍圈的原則：

包圍圈內(nèi)的方格數(shù)必須是2的n次方個。

相鄰方格包括上下底相鄰，左右邊相鄰，四角兩兩相鄰。

同一個方格可被多個不同的包圍圈重復(fù)包圍，但新增的包圍圈中一定要有新的方格。

包圍圈的方格數(shù)要盡量多，包圍圈數(shù)目要盡可能少。

邏輯門電路抗干擾措施

利用邏輯門電路（CMOS或者TTL）設(shè)計(jì)電路時(shí)需要注意干擾的處理，需要注意以下方面。

多余輸入端的處理措施：一般不讓多余的輸入端懸空，以防引入干擾信號。或門或者或非門的多余的輸入端可以接地；與門或者與非門的多余輸入端通過上拉電阻接電源，對于CMOS電路可直接接電源。

電路適當(dāng)放置去耦合濾波電容：可濾除干擾信號。

接地處理：通常在電路設(shè)計(jì)中會將電源地和信號地分開，將信號地匯集一點(diǎn)，然后將二者用最短的導(dǎo)線連在一起。

組合邏輯電路

定義、特點(diǎn)、分析方法

組合邏輯電路定義：對于一個邏輯電路，其輸出狀態(tài)在任何時(shí)刻只取決于同一時(shí)刻的輸入狀態(tài)，而與電路原來的狀態(tài)無關(guān)，這種電路被定義為組合邏輯電路。

組合邏輯電路特點(diǎn)：

輸入、輸出之間沒有反饋延時(shí)通路。

電路中不含有記憶功能的元件。

組合邏輯電路的分析方法

根據(jù)邏輯電路，寫出各級的邏輯表達(dá)式，整理得到輸出信號和輸入信號的邏輯表達(dá)式。

將邏輯表達(dá)式化簡、變換，得到最簡單的表達(dá)式。

根據(jù)化簡后的邏輯表達(dá)式寫出真值表。

根據(jù)真值表和化簡后的表達(dá)式分析邏輯電路，確定其功能。

競爭-冒險(xiǎn)現(xiàn)象

由于實(shí)際電路中的信號傳輸都存在延時(shí)，在電平變化時(shí)，可能存在和瞬態(tài)下的邏輯功能不一致，產(chǎn)生錯誤輸出，這種現(xiàn)象就是競爭-冒險(xiǎn)。

競爭：一個邏輯門兩個輸入端的信號同時(shí)向相反方向變化，而變化的時(shí)間有差異的現(xiàn)象，稱為競爭。

冒險(xiǎn)：由競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險(xiǎn)。

競爭-冒險(xiǎn)現(xiàn)象解決辦法

發(fā)現(xiàn)并消去互補(bǔ)相乘項(xiàng)

增加乘積項(xiàng)以避免互補(bǔ)項(xiàng)相加

輸出端并聯(lián)電容器

鎖存器

雙穩(wěn)態(tài)存儲電路（雙穩(wěn)態(tài)電路）：具有0、1兩種邏輯狀態(tài)，一旦進(jìn)入其中一種狀態(tài)，就能長期保持不變的單元電路叫做雙穩(wěn)態(tài)存儲電路，簡稱雙穩(wěn)態(tài)電路。下圖是使用非門構(gòu)成的最基本的雙穩(wěn)態(tài)電路。

最基本的雙穩(wěn)態(tài)電路

基本SR鎖存器

鎖存器（Latch） 是一種脈沖電平敏感的雙穩(wěn)態(tài)電路，具備0和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就可自行保持，直到外部特定輸入脈沖電平作用在電路的一定位置時(shí)，才有可能改變狀態(tài)。

將上述的最簡單的雙穩(wěn)態(tài)電路中的非門換成或非門或者與非門，構(gòu)成下圖所示的電路是基本SR鎖存器。

或非門構(gòu)成的SR鎖存器

或非門構(gòu)成的電路

或非門構(gòu)成的SR鎖存器功能表

與非門構(gòu)成的SR鎖存器

與非門構(gòu)成的電路

與非門構(gòu)成的SR鎖存器功能表

門控SR鎖存器

門控SR鎖存器的電路

D鎖存器

與SR鎖存器不同，D鎖存器在工作中不存在非定義狀態(tài)。

D鎖存器的功能表

傳輸門控D鎖存器

傳輸門控D鎖存器是最基本的雙穩(wěn)態(tài)電路的基礎(chǔ)上增加兩個傳輸門。

傳輸門控D鎖存器

邏輯門控D鎖存器

邏輯門控D鎖存器

觸發(fā)器

對時(shí)鐘脈沖邊沿敏感的狀態(tài)更新稱為觸發(fā)。具備觸發(fā)工作特性的存儲單元稱為觸發(fā)器。

D觸發(fā)器

D觸發(fā)器的特征表如下，

特性方程：

JK觸發(fā)器

JK觸發(fā)器的特征表如下，

特性方程：

JK觸發(fā)器特點(diǎn)：

JK均置位為0時(shí)，狀態(tài)保持。

JK均置位為1時(shí)，狀態(tài)翻轉(zhuǎn)。

J置位為1，K置位為0，次態(tài)置位為1。

J置位為0，K置位為1，次態(tài)置位為0。

T觸發(fā)器

T觸發(fā)器的特征表如下，

特性方程：

JK觸發(fā)器特點(diǎn)：當(dāng)控制信號T=1時(shí)，每來一個脈沖，狀態(tài)翻轉(zhuǎn)一次，當(dāng)T=0時(shí)，輸出狀態(tài)保持不變。

T’觸發(fā)器

當(dāng)T觸發(fā)器的T固定接入高電平時(shí)，即T=1，特征方程變?yōu)椤?/p>

SR觸發(fā)器

SR觸發(fā)器的特征表如下，

類似，SR鎖存器的功能。

時(shí)序邏輯電路

時(shí)序邏輯電路

由組合電路和存儲電路組成，時(shí)序電路的狀態(tài)和時(shí)間因素相關(guān)，即時(shí)序電路的任一時(shí)刻的狀態(tài)變量不僅是輸入信號的函數(shù)，而且還是電路以前狀態(tài)變量的函數(shù)，并且當(dāng)前輸入變量和狀態(tài)決定電路的下一狀態(tài)。時(shí)序電路的輸出信號由輸入信號和電路狀態(tài)共同決定。

異步時(shí)序電路

電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而有些觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。存儲電路的狀態(tài)轉(zhuǎn)換因?yàn)榇嬖跁r(shí)間差異而可能造成短時(shí)間輸出狀態(tài)的不確定，而且這種不確定的狀態(tài)有時(shí)是不容易判斷的。

同步時(shí)序電路

存儲電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號同步。

狀態(tài)機(jī)

狀態(tài)機(jī)就是能夠根據(jù)控制信號按照預(yù)先設(shè)定的狀態(tài)進(jìn)行狀態(tài)轉(zhuǎn)移，是協(xié)調(diào)相關(guān)信號動作、完成特定動作的控制中心。狀態(tài)機(jī)簡寫為 FSM （Finite State Machine）。

Moore型狀態(tài)機(jī)時(shí)序電路：輸出只和當(dāng)前狀態(tài)有關(guān)而與輸入無關(guān)。

Mealy型狀態(tài)機(jī)時(shí)序電路：輸出不僅和當(dāng)前狀態(tài)有關(guān)而且和輸入有關(guān)。

時(shí)序邏輯電路功能的表達(dá)

邏輯方程組、轉(zhuǎn)換表、狀態(tài)表、狀態(tài)圖、時(shí)序圖。

同步時(shí)鐘的時(shí)鐘偏移的原因

各觸發(fā)器時(shí)鐘傳輸路徑上的長度不同；

各觸發(fā)器時(shí)鐘傳輸路徑上的經(jīng)過的緩沖器的數(shù)量不同；

各觸發(fā)器時(shí)鐘傳輸路徑上的負(fù)載不平衡。