信號(hào)特征的描述

信號(hào)完整性研究的是如何使驅(qū)動(dòng)器輸出的信號(hào)傳輸?shù)?a target="_blank">接收器件并被正確接收。由此，我們定義了信號(hào)完整性的三要素分別是：

• 信號(hào)；
• 驅(qū)動(dòng)接收芯片；
• 傳輸通道。
  這其中信號(hào)是主體，我們要做的主要工作就是設(shè)計(jì)好信號(hào)的傳輸路徑為信號(hào)的正確傳輸掃清障礙。要做信號(hào)完整性分析與設(shè)計(jì)首先要了解信號(hào)的特性，以及信號(hào)質(zhì)量的判別標(biāo)準(zhǔn)。

對(duì)一個(gè)信號(hào)進(jìn)行描述通常需要如下幾個(gè)指標(biāo)：

信號(hào)特性的描述

** 擺幅：** 信號(hào)從低電平到高電平之間的電壓差，對(duì)于單端信號(hào)通常由信號(hào)的供電電壓決定。通常情況下擺幅越大越不容易出現(xiàn)信號(hào)完整性問題，但隨著半導(dǎo)體工藝的進(jìn)步信號(hào)的擺幅在不斷地降低。就拿存儲(chǔ)器來說早期的SDRAM還是3.3V的TTL電平，而DDR3采用SSTL電平最低電壓已經(jīng)達(dá)到了1.35V，現(xiàn)在即將量產(chǎn)的DDR5擺幅只有1.2V，LPDDR5的VDDQ電壓甚至低到了0.5V?？上攵盘?hào)完整性面臨的挑戰(zhàn)越來越大。

** 上升、下降時(shí)間：** 通常數(shù)據(jù)手冊或者IBIS模型中都會(huì)定義信號(hào)從20% VCC到80% VCC（或者10% VCC到90% VCC）的時(shí)間。信號(hào)的上升下降時(shí)間決定了信號(hào)的帶寬也就是信號(hào)的頻域特性，信號(hào)的上升下降時(shí)間越小，信號(hào)的帶寬越高，也就越容易產(chǎn)生信號(hào)完整性問題。通常情況下信號(hào)的上升下降時(shí)間受到芯片工藝、工作環(huán)境溫度、供電電壓等因素影響。

** 時(shí)鐘頻率：** 對(duì)于時(shí)鐘信號(hào)波形重復(fù)出現(xiàn)的頻率就是時(shí)鐘頻率，單位為Hz。時(shí)鐘頻率是時(shí)鐘周期的倒數(shù)。通常情況下時(shí)鐘頻率越高，留給總線的時(shí)序裕量就越小，時(shí)序問題也就越突出。

** 數(shù)據(jù)速率：** 對(duì)于數(shù)據(jù)信號(hào)由于波形不像時(shí)鐘那樣周期性重復(fù)，衡量數(shù)據(jù)傳輸快慢不能單看時(shí)鐘頻率。數(shù)據(jù)速率的單位為bps（bit/s），即每秒傳輸?shù)臄?shù)據(jù)bit數(shù)。對(duì)于時(shí)鐘單沿（通常為上升沿）采樣的系統(tǒng)，數(shù)據(jù)速率在數(shù)值上等于時(shí)鐘頻率；而對(duì)于雙沿采樣的系統(tǒng)，數(shù)據(jù)速率在數(shù)值上等于時(shí)鐘頻率的兩倍（如DDR的DQ信號(hào)）。

** 有效位寬：** 有效位寬分為高電平有效位寬和低電平有效位寬，是指信號(hào)保證為高或低電平的有效時(shí)間。在進(jìn)行時(shí)序分析時(shí)必須保證接收端信號(hào)有足夠的高低電平有效位寬來滿足接收端對(duì)建立保持時(shí)間的要求。

** 噪聲裕量：** 分為高電平噪聲裕量和低電平噪聲裕量，指的是信號(hào)高電平和低電平到高低電平判決門限VIH和VIL之間的電壓差。噪聲裕量越大數(shù)據(jù)傳輸?shù)姆€(wěn)定性越好，如果噪聲裕量為0或者負(fù)值，就會(huì)發(fā)生數(shù)據(jù)接收錯(cuò)誤。

此外，我們也可以把 電源理解為一種特殊的信號(hào) 。芯片正常工作通常對(duì)PDN（電源傳輸網(wǎng)絡(luò)）提出了要求即需要PDN在多長時(shí)間內(nèi)提供多大的電流。同時(shí)芯片對(duì)芯片內(nèi)部電路、封裝、PCB級(jí)的電源波動(dòng)都有明確要求。通常芯片內(nèi)部電路允許的電源波動(dòng)范圍是±10% （具體還要看芯片的spec），而對(duì)于PCB板級(jí)設(shè)計(jì)來說器件管腳處的噪聲要控制在±5%以內(nèi)，此時(shí)我們就需要根據(jù)芯片電流的需求以及電壓噪聲的控制要求來設(shè)計(jì)整個(gè)PDN網(wǎng)絡(luò)。

芯片對(duì)電流的需求

那么什么是信號(hào)完整性的破壞呢？

信號(hào)通過互連線由驅(qū)動(dòng)端向接收端傳輸，由于阻抗匹配、布線拓?fù)?、電源噪聲、串?dāng)_等各種因素都會(huì)導(dǎo)致信號(hào)完整性問題。如果不能妥善解決信號(hào)完整性問題，那么在接收端接收到的信號(hào)波形就會(huì)發(fā)生畸變，產(chǎn)生的后果可能使總線不能滿足系統(tǒng)時(shí)序需求、接收端接收到錯(cuò)誤的數(shù)據(jù)或者擊穿接收器件的Buffer對(duì)系統(tǒng)工作的穩(wěn)定性造成影響，等等這些現(xiàn)象都叫作信號(hào)完整性破壞。

常見的信號(hào)完整性破壞包括以下幾個(gè)方面：

** 過沖（overshoot）和下沖（undershoot）** ：過沖指的是信號(hào)超出供電電壓VCC的最高電壓或者低于參考地電壓VSS的最低電壓。當(dāng)驅(qū)動(dòng)器的驅(qū)動(dòng)能力很強(qiáng)在源端和末端又沒有良好的阻抗匹配時(shí)就會(huì)在接收端波形產(chǎn)生嚴(yán)重的過沖和下沖。過沖和下沖并不會(huì)對(duì)功能產(chǎn)生影響，但是長期工作在過沖條件下可能會(huì)導(dǎo)致芯片輸入buffer擊穿，從而影響器件的使用壽命。因此，一般的器件手冊都會(huì)對(duì)過沖做出要求，有的器件會(huì)給出芯片所能承受的最大過沖電壓，有的手冊則是給出了對(duì)過沖面積（信號(hào)高于VCC或低于VSS部分的面積）的要求。

信號(hào)的過沖

振鈴（Ringback） ：指接收端信號(hào)波形跳變之后并沒有達(dá)到穩(wěn)定電平而是產(chǎn)生向著門限電壓“振蕩”的電壓波形。振鈴的形成一般都是由于阻抗不連續(xù)導(dǎo)致多次反射產(chǎn)生，振鈴使信號(hào)的噪聲裕量減小，嚴(yán)重的振鈴會(huì)導(dǎo)致接收錯(cuò)誤。此外，振鈴還會(huì)導(dǎo)致信號(hào)高頻能量變多從而增大EMI問題，因此必須對(duì)其加以控制。

信號(hào)高低電平存在的振鈴

** 邊沿不單調(diào)：** 指的是信號(hào)上升沿或者下降沿存在回溝的現(xiàn)象。由于阻抗突變、串?dāng)_等互連線中的非理想效應(yīng)有可能導(dǎo)致信號(hào)的上升下降邊沿出現(xiàn)臺(tái)階或者回溝。對(duì)于時(shí)鐘信號(hào)通常要求有單調(diào)的上升/下降邊沿用以對(duì)數(shù)據(jù)信號(hào)進(jìn)行采樣；對(duì)于數(shù)據(jù)信號(hào)如果存在回溝也會(huì)使數(shù)據(jù)信號(hào)的有效位寬減小，從而減小時(shí)序裕量。

信號(hào)邊沿不單調(diào)

** 邊沿退化：** 指的是驅(qū)動(dòng)器輸出的信號(hào)經(jīng)過傳輸線傳輸后信號(hào)的邊沿相對(duì)于驅(qū)動(dòng)器輸出信號(hào)邊沿會(huì)明顯變緩的現(xiàn)象。邊沿退化的原因可能是傳輸線的損耗或者負(fù)載的電容效應(yīng)、其它信號(hào)的干擾、同步開關(guān)噪聲以及驅(qū)動(dòng)器驅(qū)動(dòng)能力不足等等。邊沿退化的影響主要體現(xiàn)在一些器件可能對(duì)信號(hào)上升下降時(shí)間做出了要求（如時(shí)鐘等），不能達(dá)到上升下降時(shí)間將導(dǎo)致無法觸發(fā)器件執(zhí)行正確的操作；也可能導(dǎo)致數(shù)據(jù)信號(hào)上升下降時(shí)間的。

信號(hào)的邊沿退化

** 信號(hào)之間的偏移（skew** ） ：接收端接收到的一組信號(hào)之間的時(shí)間差。主要由于信號(hào)的傳輸路徑上的延時(shí)不同、驅(qū)動(dòng)器本身的輸出skew、以及信號(hào)傳輸過程中所遇到的噪聲干擾、同步開關(guān)噪聲等因素的影響造成。驅(qū)動(dòng)器本身的輸出skew我們無法控制，只能作為設(shè)計(jì)的約束條件。我們要做的就是控制信號(hào)傳輸路徑上的上的延時(shí)以及一切對(duì)傳輸延時(shí)有影響的負(fù)面因素。一般在做DDR等高速并行總線設(shè)計(jì)時(shí)需要嚴(yán)格控制同組數(shù)據(jù)之間的skew來達(dá)到時(shí)序裕量最優(yōu)化。

** 抖動(dòng)（jitter** ） ：指的是信號(hào)邊沿與其理想位置的偏差。在進(jìn)行高速并行總線設(shè)計(jì)時(shí)過大的抖動(dòng)會(huì)導(dǎo)致時(shí)域裕量的減小，在做高速串行總線設(shè)計(jì)時(shí)過大的抖動(dòng)會(huì)導(dǎo)致誤碼率不達(dá)標(biāo)。抖動(dòng)的來源有很多包括電源噪聲、PCB布線、串?dāng)_、環(huán)境溫度、EMI輻射等等。

** 電源完整性**在高速信號(hào)傳輸過程中有著非常重要的作用?；ミB線路通流不足導(dǎo)致電壓降太大、電源網(wǎng)絡(luò)的濾波設(shè)計(jì)不好導(dǎo)致電源噪聲超標(biāo)，等等這些現(xiàn)象都叫作電源完整性破壞。接口電源完成性的破壞會(huì)直接導(dǎo)致相應(yīng)接口信號(hào)的噪聲、時(shí)序裕量的降低；內(nèi)核電源完成性的破壞會(huì)直接導(dǎo)致處理器內(nèi)部的指令無法正確傳輸。由此可見，電源完整性設(shè)計(jì)的目的就是保障用電芯片有穩(wěn)定的電源供應(yīng)，保證芯片正常工作。

如果把電路板比作人體，那么電流則是電路板的血液，電源則是心臟完成向大腦和四肢軀干（芯片）供血的工作。可想而知電路板上由電源到芯片的供電通路，也就是PDN網(wǎng)絡(luò)的作用有多重要了。

人體的血液流通不暢，可能導(dǎo)致腦梗、心梗，而電路板的PDN設(shè)計(jì)不好，也可能導(dǎo)致整個(gè)系統(tǒng)的癱瘓。電源完整性的指標(biāo)分為AC和DC兩個(gè)部分，但AC和DC之間并不相互獨(dú)立，而是共同決定電源的性能。

如果這些問題單一的出現(xiàn)分析和解決并不會(huì)很麻煩，我們在實(shí)際設(shè)計(jì)中面臨的情況是非常復(fù)雜的可能會(huì)有很多因素作用在一起共同導(dǎo)致信號(hào)質(zhì)量的惡化。此時(shí)就需要我們掌握信號(hào)完整性分析的手段找到產(chǎn)生問題的原因，并進(jìn)行有針對(duì)性的整改、優(yōu)化使其滿足設(shè)計(jì)要求。