01 發(fā)起沿和捕獲沿

下圖是一個(gè)經(jīng)典時(shí)序分析模型，無論寄存器A與寄存器B是否在同一個(gè)芯片中，下列概念均適用。

02 時(shí)序路徑

1、由器件A末端寄存器時(shí)鐘到FPGA內(nèi)部第一級數(shù)據(jù)端口

2、FPGA內(nèi)部REGA時(shí)鐘端口到REGB的數(shù)據(jù)端口

3、FPGA末級寄存器的時(shí)鐘端口到器件B的輸入數(shù)據(jù)端口

4、組合邏輯路徑，F(xiàn)PGA輸入端口到輸出端口

1 源端時(shí)鐘路徑（紅色）

2 數(shù)據(jù)路徑（藍(lán)色）

3 目的端時(shí)鐘路徑（黃色）

03 數(shù)據(jù)到達(dá)時(shí)間與數(shù)據(jù)需求時(shí)間

在clk時(shí)刻參考時(shí)間為0的條件下，進(jìn)行數(shù)據(jù)到達(dá)時(shí)間、時(shí)鐘到達(dá)時(shí)間、數(shù)據(jù)要求時(shí)間（建立時(shí)間）、數(shù)據(jù)要求時(shí)間（保持時(shí)間）的時(shí)序分析。

1.數(shù)據(jù)到達(dá)時(shí)間

數(shù)據(jù)到達(dá)時(shí)間=0+Tclka+Tco+Tdata

2.時(shí)鐘到達(dá)時(shí)間

時(shí)鐘到達(dá)時(shí)間=捕獲沿+Tclkb

捕獲沿=0+T（一個(gè)時(shí)鐘周期）

時(shí)鐘到達(dá)時(shí)間=T+Tclkb

3.數(shù)據(jù)要求時(shí)間-建立時(shí)間

數(shù)據(jù)要求到達(dá)時(shí)間=時(shí)鐘到達(dá)時(shí)間-Tsu-setupuncertainty

=T+Tclkb-Tsu-setup uncertainty

setup uncertainty:時(shí)鐘抖動造成的不確定時(shí)間。

4.數(shù)據(jù)要求時(shí)間-保持時(shí)間

數(shù)據(jù)要求保持時(shí)間=時(shí)鐘到達(dá)時(shí)間+Th+hold uncertainty

=T+Tclkb+Th+hold uncertainty

hold uncertainty: 時(shí)鐘抖動造成的不確定時(shí)間。

04 建立時(shí)間裕量與保持時(shí)間裕量

1.建立時(shí)間裕量

建立時(shí)間裕量=數(shù)據(jù)要求到達(dá)時(shí)間-數(shù)據(jù)到達(dá)時(shí)間

=T+Tclkb-Tsu-setupuncertainty -(Tclka+Tco+Tdata)

2.保持時(shí)間裕量

保持時(shí)間裕量=數(shù)據(jù)到達(dá)時(shí)間（新的）-數(shù)據(jù)要求保持時(shí)間

=Tclka+Tco+Tdata-Tclkb-Th-hold uncertainty

3.建立與保持時(shí)間裕量整合

建立時(shí)間裕量與保持時(shí)間裕量為正，則滿足時(shí)序要求，如果時(shí)間裕量為負(fù)，則不滿足時(shí)序要求。

系統(tǒng)時(shí)鐘頻率

Tlogic為代碼導(dǎo)致的延時(shí)，Tnet為布線延時(shí)。

05 總結(jié)

1、發(fā)送沿通常為時(shí)序分析的參考時(shí)間點(diǎn)

2、通常，捕獲沿=發(fā)送沿+1個(gè)時(shí)鐘周期

3、建立時(shí)間與保持時(shí)間是由芯片工藝本身決定。提高系統(tǒng)時(shí)鐘頻率由決Tdata定。