引言

??本文主要介紹了時(shí)序設(shè)計(jì)和時(shí)序約束。

一、時(shí)序設(shè)計(jì)（Timing Design）

??電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立時(shí)間、保持時(shí)間的要求，從而達(dá)到時(shí)序收斂的過程，擴(kuò)大一點(diǎn)地說，就是使得數(shù)據(jù)能夠在正確的時(shí)間到達(dá)從而正確地被處理，這個(gè)就要對設(shè)計(jì)的電路非常的熟悉。

二、時(shí)序收斂（Timing Closure）：

??時(shí)序收斂是現(xiàn)場可編程邏輯門陣列、專用集成電路的電路設(shè)計(jì)過程中，通過調(diào)整、修改設(shè)計(jì)，從而使得所設(shè)計(jì)的電路滿足時(shí)序要求的過程。

三、時(shí)序約束（Timing Constraint）：

??時(shí)序約束是規(guī)范設(shè)計(jì)的時(shí)序行為，主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種，通過附加時(shí)序約束，可以指導(dǎo)綜合工具和布局布線工具，使設(shè)計(jì)達(dá)到時(shí)序要求。

create_clock -period 10 waveform {0 5} [get_ports clk]

??時(shí)序約束的作用如下：

• 提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）；
• 獲得正確的時(shí)序分析報(bào)告（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）。

四、時(shí)鐘設(shè)計(jì)（Clock Design）：

??在通常的 FPGA 設(shè)計(jì)中對時(shí)鐘偏差的控制主要有以下幾種方法：

• 控制時(shí)鐘信號盡量走可編程器件的的全局時(shí)鐘網(wǎng)絡(luò)。在可編程器件中一般都有專門的時(shí)鐘驅(qū)動器及全局時(shí)鐘網(wǎng)絡(luò)，不同種類、型號的可編程器件，它們中的全局時(shí)鐘網(wǎng)絡(luò)數(shù)量不同，因此要根據(jù)不同的設(shè)計(jì)需要選擇含有合適數(shù)量全局時(shí)鐘網(wǎng)絡(luò)的可編程器件。通常來說，走全局時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘信號到各使用端的延時(shí)小，時(shí)鐘偏差很小，基本可以忽略不計(jì)。
• 若設(shè)計(jì)中時(shí)鐘信號數(shù)量很多，無法讓所有的信號都走全局時(shí)鐘網(wǎng)絡(luò)，那么可以通過在設(shè)計(jì)中加約束的方法，控制不能走全局時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘信號的時(shí)鐘偏差。

??FPGA 設(shè)計(jì)中對時(shí)鐘的正確操作（例如分頻等等）如下：

• FPGA 芯片有固定的時(shí)鐘路由，這些路由能夠有效地減少時(shí)鐘抖動和時(shí)鐘偏差。需要對時(shí)鐘進(jìn)行相移或變頻的時(shí)候，一般不允許對時(shí)鐘進(jìn)行邏輯操作（即使是最基本的與或非也要避免），因?yàn)檫@樣不僅會增加時(shí)鐘的偏差和抖動，還會使時(shí)鐘帶上毛刺。
• 一般的處理方法是采用 FPGA 芯片自帶的時(shí)鐘管理器如 PLL、DLL 或 DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的 D 輸入（這些也是對時(shí)鐘邏輯操作的替代方案）。