如果發(fā)生此問題，則表明當(dāng) VCCO_PSMIO 電源緩升至 0.4V - 0.5V 時(shí)，已觀測到 MIO 開始驅(qū)動(dòng)至高位，并持續(xù)直至 VCCO_PSMIO 到達(dá) 0.6V - 1.4V，隨后 MIO 返回至高阻抗?fàn)顟B(tài)。

在特定器件或特定 MIO 上無法判定實(shí)際是否發(fā)生此問題，實(shí)際輸出的毛刺配置可能取決于器件/MIO、溫度以及 VCCO_PSMIO 電源緩升配置。請(qǐng)參閱以下黃色波形中所示的 MIO 毛刺示例，其中藍(lán)色波形表示 VCCO_PSMIO 緩升示例。

沒有任何設(shè)置也沒有任何合理的外部下拉能夠?qū)@種輸出毛刺加以控制/克服。

圖 1：Ch3(blue)=VCCO_PSIO 和 Ch4(red)=MIO，其中外部 2.2kohm 下拉至接地 (GND)

受影響的配置：

此問題會(huì)影響上電期間拉低或驅(qū)動(dòng)至低電平的 PS MIO。所有 Zynq UltraScale+ MPSoC 器件和 Zynq UltraScale+ RFSoC 器件中的 PS MIO 都可能會(huì)出現(xiàn)此問題。無法判定此問題的出現(xiàn)條件。

在某一份調(diào)研中，約 ~75% 的器件出現(xiàn)了此問題，在受影響的器件中，有 10-33% 的 MIO 上發(fā)生了此問題，因不同器件和條件而異。

按如下推薦的上電順序執(zhí)行 VCCO_PSMIO 緩升期間，可能發(fā)生此問題：VCC_PSINT* 緩升，然后 VCC_PSAUX 緩升，最后 VCCO_PSIO 緩升。其它上電順序可能因內(nèi)部控制邏輯值不確定而引發(fā)其它種類的毛刺。

注釋：從相同的 1.8V 電源為 VCC_PSAUX 和 VCCO_PSIO 供電時(shí)，不會(huì)發(fā)生此毛刺。

影響：MIO 毛刺可能引發(fā)信號(hào)爭用（包括總線信號(hào)），或者導(dǎo)致其它器件從連接的 Zynq UltraScale+ PS MIO 中檢測到暫時(shí)性的高電平。

解決方法：

可使用 PS_POR_B 信號(hào)作為變通方法。

由于上電順序期間發(fā)生 PS MIO 毛刺，并且由于 Zynq UltraScale+ 要求 PS_POR_B 輸入信號(hào)保持低位來完成上電順序，因此，可利用 PS_POR_B 信號(hào)作為此問題的變通方法。

例如：
使用 PS_POR_B 來禁用其它已連接的器件或者使此類器件保持處于復(fù)位狀態(tài)，這樣即可避免其它器件對(duì)潛在的 PS MIO 毛刺作出任何響應(yīng)。

使用具有外部電路的 PS_POR_B 來對(duì) PS MIO 邏輯信號(hào)進(jìn)行門控，防止可能出現(xiàn)的毛刺對(duì)敏感的總線或器件輸入產(chǎn)生影響。

常見問題解答:
問：此問題在 1.8V PS MIO 和 3.3V PS MIO 上是否出現(xiàn)？
答：是的。當(dāng) VCCO_PSIO 在 ~0.4V - ~1.4V 范圍內(nèi)時(shí)會(huì)出現(xiàn)毛刺，對(duì)于最終工作電壓為 1.8V 和 3.3V 的 PS MIO，上電期間會(huì)出現(xiàn)此狀況。但如果 VCCO_PSIO 與 VCC_PSAUX 都從同一個(gè) 1.8V 電源供電，則不會(huì)出現(xiàn) PS MIO 毛刺。

問：此問題是否影響器件/管腳可靠性？
答：不影響。I/O 已基于產(chǎn)品生命周期經(jīng)過了 EM 和老化驗(yàn)證。生命周期驗(yàn)證條件較毛刺風(fēng)險(xiǎn)/條件更嚴(yán)格。

問：如果 PS MIO 驅(qū)動(dòng)至或者拉高至 VCCO_PSIO，是否會(huì)出現(xiàn)驅(qū)動(dòng)至低電平毛刺？
答：不會(huì)。

問：驅(qū)動(dòng)至高位毛刺的等效串聯(lián)電阻是什么？
答：毛刺從 VCCO_PSIO 軌驅(qū)動(dòng)時(shí)，等效串聯(lián)電阻為 50 ohms（從仿真樣本測量所得）。

文章來源：AMD Xilinx開發(fā)者社區(qū)

審核編輯：湯梓紅