來源：EETOP

作者：Daniel Payne

移動(dòng)電話技術(shù)的進(jìn)步不斷挑戰(zhàn)極限，要求SoC在提供不斷提升的性能的同時(shí)，還能保持較長(zhǎng)的電池續(xù)航時(shí)間。為了滿足這些需求，業(yè)界正在逐步采用更低的技術(shù)節(jié)點(diǎn)，目前的設(shè)計(jì)都是在5納米或更低的工藝下完成的。在這些更低的幾何尺寸下設(shè)計(jì)和驗(yàn)證時(shí)鐘帶來了越來越多的復(fù)雜性和驗(yàn)證挑戰(zhàn)。在這種快速發(fā)展的形勢(shì)下，必須重新評(píng)估當(dāng)前的時(shí)鐘驗(yàn)證方法，以確保最佳的時(shí)鐘性能和可靠性。

現(xiàn)有的時(shí)鐘方法主要依賴靜態(tài)時(shí)序分析 (STA) 作為獨(dú)立解決方案或更高級(jí)的方法，將 STA 與 SPICE 模擬器結(jié)合起來分析關(guān)鍵路徑。此流程需要 CAD 部門的參與來建立流程和嚴(yán)格的方法來產(chǎn)生準(zhǔn)確且及時(shí)的結(jié)果，但即便如此，對(duì)于較低工藝節(jié)點(diǎn)的 SoC 級(jí)時(shí)鐘信號(hào)，仿真可能缺乏容量和/或精度要求。而且，關(guān)鍵路徑的識(shí)別很大程度上依賴于工程師的判斷和經(jīng)驗(yàn)。這種方法會(huì)導(dǎo)致不必要的guard-banding，從而使寶貴的時(shí)序裕度未被利用，限制了整體性能。

在 7nm、5nm 和 3nm 工藝節(jié)點(diǎn)，晶體管和互連尺寸均減小，從而導(dǎo)致對(duì)各種設(shè)計(jì)和工藝相關(guān)問題的敏感性，例如軌到軌故障和時(shí)鐘信號(hào)中的占空比失真。

軌到軌故障(Rail to Rail Failure)

如果時(shí)鐘網(wǎng)絡(luò)的驅(qū)動(dòng)器較弱、互連較長(zhǎng)且電容負(fù)載較大，則可能會(huì)導(dǎo)致插入延遲增加，最壞的情況會(huì)導(dǎo)致軌到軌故障。在軌到軌故障中，時(shí)鐘上的電壓電平根本達(dá)不到 VSS 和 VDD 電平。單獨(dú)運(yùn)行 STA 不會(huì)檢測(cè)到這種故障機(jī)制，因?yàn)?STA 在特定電壓閾值下測(cè)量時(shí)序。

時(shí)鐘頻率的增加會(huì)減少時(shí)鐘周期，從而縮短時(shí)鐘達(dá)到電源軌電壓電平的時(shí)間窗口。電壓縮放還使時(shí)鐘信號(hào)更容易受到軌到軌故障的影響，因?yàn)殡娫春?Vth 之間的間隙較小會(huì)導(dǎo)致非線性操作增加，從而降低驅(qū)動(dòng)強(qiáng)度。即使 Vth 的工藝變化、晶體管 W 和 L 變化或寄生電容也會(huì)導(dǎo)致軌到軌故障。本地電源電平會(huì)因 IR 壓降效應(yīng)而反彈，從而降低時(shí)鐘信號(hào)中的信號(hào)電平和時(shí)序。

時(shí)鐘軌到軌故障檢測(cè)

時(shí)鐘占空比失真

當(dāng)時(shí)鐘信號(hào)通過一系列具有不對(duì)稱上拉和下拉驅(qū)動(dòng)強(qiáng)度的門傳播時(shí)，會(huì)導(dǎo)致占空比失真（DCD）。時(shí)鐘的理想占空比是 50% 低脈沖寬度和 50% 高脈沖寬度。增加時(shí)鐘頻率會(huì)加劇時(shí)序不平衡并導(dǎo)致 DCD 等信號(hào)完整性問題。時(shí)鐘互連受到電容效應(yīng)和電阻效應(yīng)的影響，這些效應(yīng)會(huì)改變上升時(shí)間和下降時(shí)間的轉(zhuǎn)換速率，延遲時(shí)鐘并導(dǎo)致不對(duì)稱，從而使 DCD 效應(yīng)更加明顯。工藝變化直接改變互連，增加電路時(shí)序的不平衡，增加 DCD。

時(shí)鐘占空比失真

對(duì)于具有不對(duì)稱 PVT 角的工藝節(jié)點(diǎn)，DCD 變得更加明顯。STA 工具的結(jié)果主要關(guān)注插入延遲，因此報(bào)告 DCD 和最小脈沖寬度 (MPW) 的準(zhǔn)確性較低。

轉(zhuǎn)換速率和過渡失真

在較低的工藝節(jié)點(diǎn)，寄生互連具有更明顯的電阻屏蔽和電容耦合，降低了轉(zhuǎn)換速率和時(shí)鐘沿轉(zhuǎn)換。STA 工具使用簡(jiǎn)化的互連寄生模型，該模型可能會(huì)低估時(shí)鐘信號(hào)的衰減。

電源引起的抖動(dòng)

供電網(wǎng)絡(luò) (PDN) 中的噪聲會(huì)影響時(shí)鐘時(shí)序，產(chǎn)生抖動(dòng)，從而影響時(shí)鐘性能。當(dāng)電源經(jīng)歷波動(dòng)或噪聲時(shí)，它會(huì)引入電壓變化，直接影響時(shí)鐘信號(hào)的穩(wěn)定性和完整性。電源引起的抖動(dòng)可能會(huì)導(dǎo)致時(shí)鐘信號(hào)出現(xiàn)定時(shí)錯(cuò)誤，導(dǎo)致它們比預(yù)期提前或晚到達(dá)。這可能會(huì)導(dǎo)致建立和保持違規(guī)，從而導(dǎo)致時(shí)鐘中潛在的功能故障。增加的抖動(dòng)還會(huì)降低時(shí)序余量，使設(shè)計(jì)更容易受到時(shí)序違規(guī)和潛在性能下降的影響。STA 工具主要側(cè)重于基于電路的靜態(tài)表示來分析設(shè)計(jì)的時(shí)序行為，而不能分析抖動(dòng)。設(shè)計(jì)人員通常使用抖動(dòng)效應(yīng)的近似值，

電源噪聲

使用時(shí)鐘網(wǎng)格和主干的拓?fù)?/strong>