一、SerDes-PHY結構：

SerDes是串化（Serializer）和解串（Deserializer）的簡稱，下圖給出了PHY的簡圖。發(fā)送端發(fā)送并行數(shù)據(jù)，時鐘由ref_clk經(jīng)過PLL鎖相環(huán)振出的時鐘提供，經(jīng)過差分對信號傳輸至接收端，通過CDR恢復時鐘并解串數(shù)據(jù)。

二、差分傳輸?shù)膬?yōu)勢

高速通信普遍采用差分信號傳輸，通過P/N信號間的電平差傳輸數(shù)據(jù)，差分對由于相位相反可以抵消相互間的串擾，同時抗干擾能力強，兩者間的電平差可以抵消傳輸過程中的噪聲影響。

發(fā)送頻率過快，如數(shù)字信號的上升沿和下降沿，可能會產(chǎn)生大量EMI。單端和差分信號都會產(chǎn)生EMI，但差分對中的兩個信號會產(chǎn)生大小相等但極性相反的電磁場。差分對導體之間緊密接觸（如雙絞線），確保差分信號發(fā)射在很大程度上相互抵消。

差分信號利用D+/D-間的差值發(fā)送數(shù)據(jù)，相比較單端信號，電壓擺幅減半，同時提高信噪比，電壓降低進一步減小了功耗和EMI效應。此外相比較單端信號通過地回流，差分對極性相反，無需通過地回流，這使得電源系統(tǒng)更加獨立。

三、AC Coupling（交流耦合）

發(fā)送端和接收端通過電容進行耦合，因為不同板卡的共模電壓不同，AC耦合可以使tx/rx都工作在自己的電壓范圍內。AC耦合帶來的問題是，當發(fā)送端碼流一直為0或1時會出現(xiàn)DC Wander的情況，電壓幅值會走低，因此發(fā)送端應避免該情況出現(xiàn)（8b/10b編碼原因）。

四、時鐘數(shù)據(jù)恢復電路（CDR）

差分信號只發(fā)送數(shù)據(jù)，沒有時鐘，接收端通過CDR電路從碼流中恢復時鐘，本質上是個PLL鎖相環(huán)電路，排除連續(xù)N個0或1的極端情況外，CDR可以一直保持鎖定狀態(tài)，這也是采用8b/10b（連續(xù)碼流不能超過5個0或1）編碼的原因。

五、8b/10b編碼

8b/10b編碼顧名思義就是8bit數(shù)據(jù)編碼為10bit數(shù)據(jù)。對于連續(xù)的碼流，為了保證DC Balance，0和1的數(shù)量要盡可能一致，如果0的數(shù)量比1多，則極性為負（-），反之極性為正（+）。8bit數(shù)據(jù)共有256種情況，10bit數(shù)據(jù)共有1024種情況，每個8bit根據(jù)不同極性有2個10bit數(shù)據(jù)與之對應，然而如果0和1數(shù)量一致，則只對應1個10bit數(shù)據(jù)，總而言之，用不到512個10bit碼型，這有利于糾錯。K碼是控制碼字，D碼是數(shù)據(jù)碼字，8bit數(shù)據(jù)中3bit為一組，5bit為一組，然后編為4bit和6bit，Dxx.x表示數(shù)據(jù)，Kxx.x表示K碼。

編碼過程中，極性是時時刻刻改變的，本次碼字極性為0則下次碼字就要極性為1，以此循環(huán)往復以保持0/1數(shù)量一致。如果碼字極性為中（0/1數(shù)量一致），則極性保持不變。

如果只有一條lane，則低字節(jié)（bit0）先發(fā)送，如果有四條lane，則數(shù)據(jù)并行發(fā)送

單lane發(fā)送的情況：

4條lane發(fā)送的情況：

8b/10b編碼會報出兩種類型的錯誤：

1、碼字錯誤，即接收到的碼字不在編碼范圍內；

2、極性錯誤，即接收碼字極性沒有按照正負交替出現(xiàn)；

六、擾碼

8b/10b保證了0和1的平衡，為什么需要擾碼呢？如果MAC層數(shù)據(jù)流發(fā)送相同的pattern呢？PCS中即使做了8b/10b發(fā)送數(shù)據(jù)依舊為周期短脈沖，這時信號能量集中在固定頻點，EMI效應嚴重。為了避免這種情況就需要增加擾碼。

擾碼就是LFSR，偽隨機噪聲，LFSR位數(shù)越多，循環(huán)一次所需時間越長，這樣就避免了周期短脈沖。LFSR與發(fā)送數(shù)據(jù)異或，在接收端再做一次異或恢復。

PCIE gen1/2（2.5G/5.0G）中使用16位LFSR：

G(X)=X16+X5+X4+X3+1

LFST的時鐘速率是數(shù)據(jù)的8倍，即每循環(huán)8次與數(shù)據(jù)做一次異或：

七、參考時鐘

PCIE要求發(fā)送端和接收端PHY的參考時鐘100MHz偏差在±300ppm（gen1-4），±100ppm（gen5）。

PHY參考時鐘有四種情況：

1、Common Clock：發(fā)送/接收端共用參考時鐘

2、Data Clock：發(fā)送端有參考時鐘，接收端完全用CDR恢復的時鐘

3、SRNS：發(fā)送/接收端有獨立的參考時鐘，不帶SSC擴頻

4、SRIS：發(fā)送/接收端有獨立的參考時鐘，帶有SSC擴頻

這里需要說下SSC擴頻通信，理論上說，發(fā)送的0/1持續(xù)時間是一樣的，擴頻通信就是讓每個bit的周期變得不一樣，一會變長一會變短，這樣時間頻率上的周期改變使得整體信號的頻域展寬，EMI效應更小。

PCIE支持參考時鐘以30kHz-33kHz的變動頻率加入0%到-0.5%的擴頻，即100MHz降到99.5MHz再升到100MHz，這樣的周期性變動為30kHz-33kHz。

八、時鐘頻偏容忍

在發(fā)送/接收端晶振都存在頻偏的情況下，需要考慮頻偏造成的影響，簡言之就是發(fā)送端速率可能超過接收端的，這導致接收端處理不過來，為了解決頻差，PCS中EB（彈性緩存）的功能就體現(xiàn)出來了，發(fā)送端每N個碼字中插入SKIP碼，接收端丟棄SKIP無用碼字以糾頻偏。頻差越大，插入SKIP碼的比例越高，有效帶寬越低。

審核編輯：劉清