本節(jié)介紹后端處理的剩余部分，上節(jié)我們講到floorplan和placement。后面就到了CTS階段。

1、在此之前，從synthesis開始到placement，Clock都被假設(shè)為理想的，從clock port到reg/CK的延時(shí)都為0；需要構(gòu)建一棵Clock Tree，把Clock信號(hào)從port送到reg/CK；

2、Clock Tree長(zhǎng)好之后還需要對(duì)timing進(jìn)行優(yōu)化（這個(gè)階段的優(yōu)化叫做PostCTS Opt），包括setup和hold；

第一：place_opt是基于理想時(shí)鐘而對(duì)設(shè)計(jì)進(jìn)行，長(zhǎng)完Clock Tree之后的時(shí)刻和理想時(shí)鐘存在區(qū)別；

第二：CTS的過(guò)程中工具會(huì)挪動(dòng)原來(lái)的單元，導(dǎo)致delay有變化；

第三：需要修Hold timing，因?yàn)樵谶@之前一直沒理會(huì)Hold；

3、要完成對(duì)Clock Net的繞線（route），這是因?yàn)镃lock Net比普通的信號(hào)Net更重要，所以要先route；

Pre-CTS之前的Clock如上圖所示，Post-CTS之后的Clock如下圖所示：

Post-CTS Opt之后需要進(jìn)行timing分析。此步驟通過(guò)后進(jìn)行Initial Route：對(duì)所有未繞線的net進(jìn)行繞線。

繞線之后（PostRoute）進(jìn)行Timing優(yōu)化：包括setup和hold，及power和Area優(yōu)化：

1、此時(shí)所有net都已經(jīng)完成route，這時(shí)叫detailed route（之前的階段是Virtual Route），所以此時(shí)的RC信息和之前估算的會(huì)有些區(qū)別，delay會(huì)有變化；

2、PostRoute優(yōu)化之后也需要分析是否滿足。

在以上步驟滿足時(shí)序要求之后，就要為提高良率（yield）和解決物理規(guī)則違規(guī)做的工作：

WireSpreading

Redundant ViaInsertion

FillerCellInsertion

Metal Fill Insertion

Metal Slotting

1、這一步也通常被稱為DFM（Design For Manufacturing）；

2、良率（Yield）：因?yàn)橛行?a href="http://www.delux-kingway.cn/v/tag/137/" target="_blank">芯片在wafer上制造出來(lái)有缺陷，有的芯片能正常工作，有些芯片工作不正常，那么正常的芯片占總芯片的比例就是良率；

Wire Spreading

顧名思義，就是把線拓寬。如果一?；覊m落在線上面會(huì)影響導(dǎo)通性能甚至短路，在沒有很多線時(shí)可把線拓寬，線間距拉大。

Redundant ViaInsertion

在不同層的連接點(diǎn)Via處，添加冗余Via，這樣即使一個(gè)連接點(diǎn)壞掉了，還有其它連接點(diǎn)。

Filler Cell

填充沒有實(shí)際功能的cell。在未擺放cell的row/site中填充標(biāo)準(zhǔn)單元，構(gòu)建連續(xù)完整的NWell/PWell。

Metal Fil

一般Fab會(huì)給出每平方um中最低/最高metal密度，對(duì)于metal密度太低的地方，電路蝕刻時(shí)會(huì)更嚴(yán)重，導(dǎo)致metal變形，導(dǎo)通性下降。一般解決辦法是填充Metal，雖然這些metal沒有實(shí)際用途。

MetalSlot

對(duì)于二氧化硅上面覆蓋的Metal，時(shí)間長(zhǎng)了熱脹冷縮可能兩端會(huì)翹起來(lái)，對(duì)于這種情況可在metal上挖洞。

DFM做完后，下面是寫出數(shù)據(jù)，包括top.gds，top.sdc和top.dc.v，top.pg.lvs.filler.v等，用于形式驗(yàn)證和sign off等。

之前的形式驗(yàn)證是比較rtl和DC綜合后的網(wǎng)表，這次的形式驗(yàn)證是比對(duì)DC綜合后的網(wǎng)表和布局布線之后的網(wǎng)表，兩者不同。

時(shí)序最終步驟：Signoff STA：StartRC+PT

1、STA：Static Timing Analysis，是相對(duì)于使用激勵(lì)動(dòng)態(tài)仿真而言的，STA通過(guò)靜態(tài)分析delay并檢查時(shí)序是否滿足；

2、Sigoff STA：可以理解為最終的、權(quán)威的STA，此處timing要是過(guò)了就人為性能滿足要求了；

3、Signoff STA要求使用最精確的RC寄生參數(shù)和STA算法；

4、高精度的RC參數(shù)要synpsys的StarRC工具提取，Cadence相應(yīng)的工具叫QRC；

5、STA工具用synopsys的PrimeTime（PT），Cadence相應(yīng)的工具叫ETS；

首先用StarRC提取寄生參數(shù)，輸出精確延時(shí)的.spef文件

然后使用PT工具做signoff，signoff通過(guò)時(shí)序分析就完全結(jié)束了。

物理驗(yàn)證是必不可少的，Physical Verfication：DRC，LVS和Antenna

DRC：物理規(guī)則檢查（Design Rule Check）

Fab的要求，會(huì)給IC后端一個(gè)drc的rule文件，包含所有物理要求，例如線寬度，線間距，相鄰層的正交距離等。

DRC檢查工具使用Calibre DRC，檢查迭代過(guò)程如下如所示。

Antenna天線規(guī)則檢查

放置在電磁場(chǎng)中的金屬線（天線）產(chǎn)生電壓，電壓大到一定程度會(huì)損壞MOSFET柵極處的薄氧化物，將管子擊穿。在加工過(guò)程中，隨著金屬絲長(zhǎng)度的增加，施加在柵氧化層上的電壓增加，天線規(guī)則定義了可接受的天線比率

天線比率：

與閘門連接的金屬面積閘門組合面積或者與閘門連接的金屬面積組合周長(zhǎng)

LVS：Layout vs. Schematic

前兩步形式驗(yàn)證無(wú)法保證GDS和布局布線后的網(wǎng)表等價(jià)，所以需要LVS。

后面三步物理驗(yàn)證統(tǒng)一使用Calibre工具。

Power Signoff：IR Drop

對(duì)于整個(gè)芯片后端電壓而言，電壓由外部PAD供電，越往芯片內(nèi)部走，電壓降越大。

Static IR drop

—VDD+VSS不能超過(guò)3%（寄存器）

—VDD+VSS不能超過(guò)5%（線wire bond）

Dynamic IR drop

—signoff要求的3-5倍

—掃描模式IR drop

漏電功耗通常在時(shí)鐘邊沿附近

當(dāng)很多寄存器同時(shí)翻轉(zhuǎn)時(shí)，在一個(gè)小的時(shí)間窗口內(nèi)分析IR drop

Power分析常用工具有Cadence的EPS和Synopsys的PrimeRail（該工具后續(xù)版本可能是PTPX）。

審核編輯：劉清