在ASIC/FPGA項(xiàng)目中，我們會(huì)用到很多IP，其中有很多IP存在內(nèi)部控制信號(hào)以及內(nèi)部狀態(tài)信號(hào)。這些控制信號(hào)和內(nèi)部狀態(tài)信號(hào)影響數(shù)據(jù)流的接收和發(fā)送。

以PCIe為例，藍(lán)色框圖部分為PCIe用戶側(cè)邏輯，是需要用戶實(shí)現(xiàn)的邏輯。

左側(cè)白色為PCIe IP，PCIe內(nèi)部配置空間有一個(gè)控制信號(hào)，名為bus_master_en（簡(jiǎn)寫），當(dāng)bus_master_en為0時(shí)，不期望用戶邏輯發(fā)送dma請(qǐng)求（memory讀寫請(qǐng)求）。

所以在用戶邏輯中，我們就需要感知到這些信號(hào)的數(shù)值，用于控制數(shù)據(jù)邏輯模塊。

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通常我們期望這些信號(hào)是可控的，能夠靈活配置，既給芯片加了一層保障，又方便debug。

即使對(duì)IP或者協(xié)議的理解有誤，也能通過(guò)配置規(guī)避大部分問(wèn)題。

那一種很常見(jiàn)的方式就是，添加一個(gè)mux，默認(rèn)情況下，使用ip驅(qū)動(dòng)的控制信號(hào)。

如圖所示：

ip_bus_mst_en是ip輸出的控制信號(hào)。

app_bus_mst_en用于控制內(nèi)部數(shù)據(jù)模塊。

cfg_mst_en和cfg_mst_sel都來(lái)自配置csr模塊，可靈活配置成0或者1.

cfg_mst_sel默認(rèn)值為0，表示選擇ip_bus_mst_en，在默認(rèn)情況下，app_bus_mst_en的數(shù)據(jù)與ip_bus_mst_en相同

這種設(shè)計(jì)小技巧在IC項(xiàng)目中比較普遍，但是又時(shí)常被忘記。







審核編輯：劉清