DDR3帶寬計算之前，先弄清楚以下內(nèi)存指標：

型號：MT41K256M16HA-125 IT_4Gb

位寬 ：單個DDR讀寫位寬 X DDR個數(shù)=16bit X 4片=64Bit。

內(nèi)存容量 ：256M16；512M8；1G4。

256Meg16：32 Meg x 16 x 8 banks。

• 32Meg：每個BANK的存儲大小為32M，1Meg = 1/8MB=1Mbit；
• 中間的16：代表每個bank的讀寫位寬為16bit；
• 8banks:代表這個DDR的型號有8個bank；

32 Meg x 16 x 8 banks的含義：

每個邏輯BANK的單元格數(shù)×每個單元格的位數(shù)×邏輯BANK數(shù)量，即每個邏輯BANK的單元格數(shù)為32兆，每個單元格的數(shù)據(jù)位是16bit，邏輯BANK的數(shù)量為8個。

總大?。?2Meg x 16bit x 8banks = 2048Mbit=512MB=0.5GB

tCK ：

IO時鐘頻率 ：

時鐘頻率是指DDR芯片IO管腳CK和CK#上的時鐘信號的頻率；

最大IO時鐘頻率=1/tCK=1/1.25ns=800MHz。

內(nèi)存時鐘/核心頻率 ：

DDR3的時鐘頻率是核心頻率的4倍，200MHz。

DDR2芯片內(nèi)核每次預(yù)讀取4倍的數(shù)據(jù)至IO Buffer中，為了進一步提高外傳速度，芯片的內(nèi)核時鐘與外部接口時鐘（即我們平時接觸到的Clock管腳時鐘）不再是同一時鐘，外部Clock時鐘頻率變?yōu)閮?nèi)核時鐘的2倍。同理，DDR3每次預(yù)讀取 8倍的數(shù)據(jù)，其芯片Clock頻率為內(nèi)核頻率的4倍。

數(shù)據(jù)速率 :

DDR方式傳輸數(shù)據(jù)（上升和下降沿都傳輸），所以芯片的一根數(shù)據(jù)線上的傳輸速率 = 2*800Mhz = 1600MT/s。

MT/s全稱 Million Transfers Per Second意為每秒百萬次傳輸；1Hz=2T/s，1MHz=2MT/s。

傳輸速率 ：

因為DDR信號每個時鐘信號可以傳輸2次，所以實際的傳輸速率= 2*800Mhz = 1600Mbit/s。

理論帶寬 ：

理論帶寬=傳輸速率*位寬=1600Mbit*64bit（4片）=12.5GB/s。

有效帶寬 ：

有效帶寬=理論帶寬*有效系數(shù)=12.5GB/s*0.8=10GB/s。

DDR參數(shù)不完全統(tǒng)計表

帶寬計算表

FPGA所支持的最大頻率 ：

A7-ds181_Artix_7_Data_Sheet

K7-ds182_Kintex_7_Data_Sheet

V7-ds183_Virtex_7_Data_Sheet