編譯時(shí)間分析：

影響編譯時(shí)間的因素有很多，包括工具流程、工具設(shè)置選項(xiàng)、RTL 設(shè)計(jì)、約束編輯、目標(biāo)器件以及設(shè)計(jì)實(shí)現(xiàn)期間各工具所面臨的任何關(guān)鍵問(wèn)題。除此之外，所使用的機(jī)器及其負(fù)載也是關(guān)鍵因素。在這篇博客中，我們只探討與設(shè)計(jì)和工具流程有關(guān)的因素。另外值得一提的是，所述技巧并不適用于所有用戶。例如，如果某個(gè)設(shè)計(jì)由 50 個(gè) FPGA 鏡像組成，每個(gè)鏡像含 50 個(gè)約束文件，那么在此類設(shè)計(jì)中更改約束可能不切實(shí)際。但對(duì)于單一設(shè)計(jì)運(yùn)行來(lái)說(shuō)，約束更改會(huì)更有意義。

此外，個(gè)別建議對(duì)某些設(shè)計(jì)的影響會(huì)比其他設(shè)計(jì)更大。例如，如果對(duì)某個(gè)并行運(yùn)行 50 輪的設(shè)計(jì)應(yīng)用某一項(xiàng)約束更改，此項(xiàng)更改會(huì)影響所有運(yùn)行輪次。但如果在設(shè)計(jì)上只運(yùn)行一輪實(shí)現(xiàn)，那么更改約束的影響有限。

本文中將描述每種技巧的優(yōu)勢(shì)和成本，但最終須由您作為用戶來(lái)自行決定是否值得在自己的用例中實(shí)現(xiàn)這些技巧。

測(cè)量編譯時(shí)間：

比較約束更改前后的編譯時(shí)間時(shí)，重要的是在相似的機(jī)器上運(yùn)行更改從而得到公平的比較結(jié)果。

如果這不可行，那么您可以通過(guò)比較數(shù)值變化來(lái)大致了解編譯時(shí)間變化，而不必依賴絕對(duì)數(shù)值。有多種方法可用于比較時(shí)間。

對(duì)于完整的 Vivado 運(yùn)行輪次，可以在 vivado.log 文件中搜索編譯時(shí)間信息。例如，您可在其中找到如下行：

place_design: Time (s): cpu = 0334 ; elapsed = 0153 . Memory (MB): peak = 21362.934 ; gain = 3668.312 ; free physical = 12076 ; free virtual = 142273

此行包含在 place_design 階段耗費(fèi)的總時(shí)間以及內(nèi)存使用情況。“cpu”的時(shí)間是在 place_design 中分配有子任務(wù)的多個(gè)線程的累計(jì)時(shí)間。

值得注意的是“elapsed”耗用時(shí)間，即啟動(dòng)和完成該 place_design 階段的時(shí)間差。

另外還有其他多行內(nèi)容包含相同格式的時(shí)間報(bào)告，但這些行首不含命令名稱，如：

Time (s): cpu = 0050 ; elapsed = 0024 . Memory (MB): peak = 21322.859 ; gain = 3612.184 ; free physical = 42807 ; free virtual = 172805

這表示某一具體步驟中每個(gè)單獨(dú)階段耗費(fèi)的時(shí)間。因此，要得到編譯總時(shí)間，只需將工程模式或非工程模式下運(yùn)行的每個(gè)步驟所報(bào)告的編譯時(shí)間相加即可：
T(synth_design)+T(opt_design)+ T(place_design)+ T(phys_opt_design)+T(route_design).

請(qǐng)注意，工程模式需要時(shí)間來(lái)生成多個(gè)報(bào)告文件，這個(gè)時(shí)間也應(yīng)該一并算上。這樣您就能清楚知曉哪個(gè)步驟在編譯總時(shí)間中耗時(shí)最多。

如要調(diào)查某一條命令而不是某個(gè)運(yùn)行步驟所耗費(fèi)的時(shí)間量，您可使用 Tcl 命令來(lái)跟蹤這條命令。

例如，使用以下命令即可得到運(yùn)行一條 get_pins 命令的時(shí)間為 44 毫秒：

set start [clock milliseconds]; get_pins -filter {NAME =~ *FPGA*/O}; set stop [clock milliseconds] ; puts "TIME: [expr $stop -$start]"
TCL console output -> TIME: 44

set start [clock milliseconds]; get_pins -filter {NAME =~ *FPGA*/O}; set stop [clock milliseconds] ; puts "TIME: [expr $stop -$start]"TCL console output -> TIME: 44

如果您有一個(gè)含數(shù)千行命令的巨型約束文件，并且想要快速了解每條命令所耗費(fèi)的時(shí)間，那么此技巧會(huì)很有幫助。

對(duì)于增量流程，可以在 log 日志文件中直接生成一個(gè)表格，計(jì)算每個(gè)步驟中默認(rèn)運(yùn)行和增量運(yùn)行的編譯總時(shí)間，因此非常便于閱讀查看。

雖然想必您知道，在綜合或?qū)崿F(xiàn)階段，增量運(yùn)行可以從參考文件中讀取和復(fù)制信息，但僅在某些階段中能節(jié)省時(shí)間，如果網(wǎng)表發(fā)生大量更改，其中引用的內(nèi)容就會(huì)減少，編譯時(shí)間也會(huì)受到相應(yīng)影響。

分析編譯時(shí)間：

獲得期望的編譯時(shí)間信息后，下一步是分析時(shí)間數(shù)據(jù)，決定哪個(gè)步驟影響最大，這樣即可便于您尋找解決辦法。

示例如下：

示例 1：

假設(shè)我們發(fā)現(xiàn) route_design 步驟耗用的編譯時(shí)間最多。通過(guò)閱讀 log 日志報(bào)告發(fā)現(xiàn)，此設(shè)計(jì)的資源使用率很高導(dǎo)致布線擁塞，因此布線器編譯時(shí)間非常長(zhǎng)。

因此，我們可以依靠 report_design_analysis 獲取擁塞報(bào)告，找出哪個(gè)區(qū)域或模塊導(dǎo)致出現(xiàn)此問(wèn)題。我們可以據(jù)此判斷是對(duì)代碼進(jìn)行最優(yōu)化以獲得低擁塞的 RTL 編碼樣式，還是依靠該工具的擁塞策略來(lái)進(jìn)行操作。

示例 2：

如果使用了大量 IP 或模塊，并且無(wú)需每輪都進(jìn)行更新，則可考慮采用流程最優(yōu)化。例如，對(duì)于在設(shè)計(jì)中進(jìn)行例化的部分 IP 核，可以啟用 IP 高速緩存，以免每次都重新生成這些 IP，從而節(jié)省 IP 生成時(shí)間。

我們可以啟用自下而上的開(kāi)發(fā)流程進(jìn)行并行開(kāi)發(fā)，這將最終節(jié)省設(shè)計(jì)實(shí)現(xiàn)的集成時(shí)間。也可以在完成一個(gè)流程后啟用增量流程，進(jìn)行快速設(shè)計(jì)迭代，以獲取指導(dǎo)性文件。

根據(jù)可用于解決編譯時(shí)間問(wèn)題的 2 種不同方法，以下內(nèi)容分為 2 部分。

解決設(shè)計(jì)存在的具體編譯時(shí)間問(wèn)題：

下列技巧可用于解決設(shè)計(jì)的具體編譯時(shí)間問(wèn)題，這些技巧根據(jù)常見(jiàn)問(wèn)題根源和解決方案可分為 4 類：

約束

增量實(shí)現(xiàn)

工具驅(qū)動(dòng)的選項(xiàng)

使用非關(guān)聯(lián)運(yùn)行

約束：
設(shè)計(jì)中包含清晰、合理且精確的約束有助于有效利用系統(tǒng)存儲(chǔ)器，從而減少整體編譯時(shí)間。我們需要分析在約束上耗費(fèi)的編譯時(shí)間，了解這些編譯時(shí)間的具體分配，并改進(jìn)約束語(yǔ)法以提高其效率。欲知詳情，請(qǐng)參閱博文利用高效約束節(jié)省編譯時(shí)間開(kāi)發(fā)者分享｜節(jié)省編譯時(shí)間系列-利用 Tcl 腳本對(duì)編譯時(shí)間進(jìn)行剖析及其中隨附的示例。

增量流程
增量綜合流程開(kāi)發(fā)者分享｜節(jié)省編譯時(shí)間系列-使用增量綜合與增量實(shí)現(xiàn)流程開(kāi)發(fā)者分享｜節(jié)省編譯時(shí)間系列-使用增量實(shí)現(xiàn)都是非常直接且易于管理的方法，能夠達(dá)成最大輸出。當(dāng)設(shè)計(jì)更改率極低時(shí)，您可基于成功的運(yùn)行輪次快速迭代，這樣還能生成一致性和可預(yù)測(cè)性更高的結(jié)果，從而幫助節(jié)省編譯時(shí)間。請(qǐng)單擊鏈接查看這兩篇博文，其中提供了采用流程需滿足的一些先決條件，以及有關(guān)如何理解報(bào)告的信息。

工具和報(bào)告選項(xiàng)
工具驅(qū)動(dòng)的選項(xiàng)有助于最大限度減少特定設(shè)計(jì)問(wèn)題，如，設(shè)計(jì) DRC 問(wèn)題、不適當(dāng)?shù)臅r(shí)序約束覆蓋或設(shè)計(jì)擁塞，這類問(wèn)題可能嚴(yán)重影響編譯時(shí)間，應(yīng)先一探究竟，而后再執(zhí)行任何其他工具最優(yōu)化操作。我們可以憑借 Vivado 報(bào)告工具來(lái)生成報(bào)告并執(zhí)行分析。

運(yùn)行 report_methodology 解決設(shè)計(jì)方法論問(wèn)題。報(bào)告中指出的一些不良措施可能會(huì)影響編譯時(shí)間，您可先從報(bào)告中輕松獲取修訂，然后再開(kāi)始下一輪運(yùn)行。

運(yùn)行report_design_anlaysis解決時(shí)序、復(fù)雜性、擁塞等問(wèn)題。通過(guò)讀取頂層關(guān)鍵路徑、設(shè)計(jì)復(fù)雜性 Rent 指數(shù)和設(shè)計(jì)布局熱點(diǎn)，可幫助您更好地了解設(shè)計(jì)中的瓶頸。此報(bào)告可以提供一些簡(jiǎn)單的構(gòu)想，幫助您尋找解決方案。

運(yùn)行 report_qor_suggestions 通過(guò)低級(jí)別 Tcl 腳本獲取其他建議，然后可以將這些建議直接應(yīng)用于設(shè)計(jì)。

運(yùn)行 report_exceptions 獲取有關(guān)時(shí)序交互和覆蓋的信息。如果錯(cuò)誤設(shè)置時(shí)序約束導(dǎo)致時(shí)序過(guò)緊，就可能會(huì)導(dǎo)致編譯時(shí)間延長(zhǎng)。

非關(guān)聯(lián)運(yùn)行/塊級(jí)綜合
在非關(guān)聯(lián)模式下運(yùn)行設(shè)計(jì)核會(huì)生成并行子運(yùn)行，這意味著能縮短設(shè)計(jì)集成時(shí)間，塊級(jí)綜合也可以為不同的子模塊定義不同的編譯時(shí)間或性能策略。它也能縮短集成時(shí)間，從而減少編譯總時(shí)間。

如需跨多個(gè)設(shè)計(jì)縮短編譯時(shí)間，就要基于設(shè)計(jì)結(jié)果來(lái)應(yīng)用一些更為通用的方法并進(jìn)行迭代。這些技巧分為以下 2 類。

Vivado 自動(dòng)建議的流程和約束：

從 2019.1 版本起，Vivado 啟用了全新的功能特性，能以 Tcl 格式提供多項(xiàng)自動(dòng)生成的策略，后續(xù)可通過(guò) source 命令直接使用。

這有助于縮短清掃策略的周期，并且很容易找到一些編譯時(shí)間/性能平衡的最佳策略，且無(wú)需手動(dòng)執(zhí)行并行清掃所有設(shè)計(jì)的工作。

在 report_qor_suggestion 中啟用該功能特性。

清掃實(shí)現(xiàn)指令

分析了如何從現(xiàn)有策略中選擇以編譯時(shí)間為目標(biāo)的指令，并提供了一些建議，以便于您定義自己的編譯時(shí)間縮短策略。

總結(jié)：

利用上述技巧時(shí)，我們認(rèn)為應(yīng)分析編譯總時(shí)間，限定范圍以便查找最優(yōu)化方法并最終縮短編譯總時(shí)間。

審核編輯：湯梓紅