一、實(shí)驗(yàn)?zāi)康?/strong>

1、掌握組合邏輯電路的分析方法與測(cè)試方法

2、了解組合電路的冒險(xiǎn)現(xiàn)象及其消除方法

二、實(shí)驗(yàn)原理

1、組合電路是最常見(jiàn)的邏輯電路，可以用一些常用的門(mén)電路來(lái)組合成具有其它功能的門(mén)電路。例如，根據(jù)與門(mén)的邏輯表達(dá)式Z＝A·B＝A·B得知，可以用兩個(gè)與非門(mén)組合成一個(gè)與門(mén)。還可以組合成更復(fù)雜的邏輯關(guān)系。

2、組合電路的分析是根據(jù)所給的邏輯電路，寫(xiě)出其輸入與輸出之間的邏輯函數(shù)表達(dá)式或真值表，從而確定該電路的邏輯功能。

3、組合電路設(shè)計(jì)過(guò)程是在理想情況下進(jìn)行的，即假設(shè)一切器件均沒(méi)有延遲效應(yīng)。組合邏輯電路設(shè)計(jì)的一般流程如下：

?明確設(shè)計(jì)任務(wù)和要求；

?建立輸入和輸出變量，列真值表；

?邏輯表達(dá)式(邏輯代數(shù)/卡諾圖)；

?根據(jù)器件類(lèi)型修改邏輯表達(dá)式；

?畫(huà)邏輯圖；

?搭建邏輯電路；

?實(shí)驗(yàn)測(cè)試。

4、半加器原理

半加器是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)加法運(yùn)算的器件。輸入A和B是相加的兩個(gè)數(shù)，輸出S是半加和數(shù)，C是進(jìn)位數(shù)。。

由與非門(mén)組成的半加器邏輯電路及邏輯表達(dá)式分析如下圖所示：

所謂半加就是不考慮進(jìn)位的加法，它的真值表如下：

半加器真值表

5、全加器原理

全加器是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)及來(lái)自低位進(jìn)位信號(hào)加法運(yùn)算的器件。由與非門(mén)組成的全加器邏輯電路及邏輯表達(dá)式分析如下圖所示：

一位全加器的真值表如下圖，其中Ai為被加數(shù)，Bi為加數(shù)，相鄰低位來(lái)的進(jìn)位數(shù)為Ci-1，輸出本位和為Si。向相鄰高位進(jìn)位數(shù)為Ci。

半加器真值表

三、實(shí)驗(yàn)設(shè)備與器件

1. ＋5V直流電源
2. 雙蹤示波器
3. 連續(xù)脈沖源
4. 邏輯電平開(kāi)關(guān)
5. 0-1指示器
6. 74LS00 CC4011 CC4030 CC4071

四、實(shí)驗(yàn)內(nèi)容

1. 分析、測(cè)試用與非門(mén)組成的半加器的邏輯功能

按半加器邏輯電路圖接線。其中電源Vcc接+5V，GND接COM地，輸入信號(hào)A、B分別接邏輯電平開(kāi)關(guān)，輸出Z1、Z2、Z3、S、C分別接LED。調(diào)整輸入信號(hào)，觀測(cè)輸出信號(hào)。

實(shí)驗(yàn)步驟- 實(shí)測(cè)結(jié)果1（A、B輸入為00、01）

實(shí)驗(yàn)步驟- 實(shí)測(cè)結(jié)果2（A、B輸入為10、11）

列出半加器真值表，并畫(huà)出卡諾圖判斷能否簡(jiǎn)化。

表4-1

卡諾圖

2. 分析、測(cè)試用與非門(mén)組成的全加器的邏輯功能

按全加器邏輯電路圖接線。其中電源Vcc接+5V，GND接COM地，輸入信號(hào)Ai、Bi、Ci-1分別接邏輯電平開(kāi)關(guān)，輸出S、X1、X2、X3、Si、Ci分別接LED。調(diào)整輸入信號(hào)，觀測(cè)輸出信號(hào)。

實(shí)驗(yàn)步驟- 實(shí)測(cè)結(jié)果1（Ai、Bi、Ci-1輸入為000、001）

實(shí)驗(yàn)步驟- 實(shí)測(cè)結(jié)果2（Ai、Bi、Ci-1輸入為010、011）

實(shí)驗(yàn)步驟- 實(shí)測(cè)結(jié)果3（Ai、Bi、Ci-1輸入為100、101）

實(shí)驗(yàn)步驟- 實(shí)測(cè)結(jié)果4（Ai、Bi、Ci-1輸入為110、111）

列出全加器真值表，并畫(huà)出卡諾圖判斷能否簡(jiǎn)化。

表4-3

3、實(shí)驗(yàn)內(nèi)容-選做

分析 、 測(cè)試用異或門(mén)、 或非門(mén)和非門(mén)組成的全加器邏輯電路。

根據(jù)全加器的邏輯表達(dá)式：

可知一位全加器可以用兩個(gè)異或門(mén)和兩個(gè)與門(mén)一個(gè)或門(mén)組成。

（1）畫(huà)出用上述門(mén)電路實(shí)現(xiàn)的全加器邏輯電路。

（2）按所畫(huà)的原理圖，選擇器件，并在實(shí)驗(yàn)箱上接線。

（3）進(jìn)行邏輯功能測(cè)試，將測(cè)試結(jié)果填入自擬表格中，判斷測(cè)試是否正確。