DFT PLL向量，ATE怎么用？

自動測試設(shè)備（ATE）對PLL（鎖相環(huán)）進行測試時，我們首先要明白PLL在系統(tǒng)級芯片（SoC）中的重要性。它是SoC中關(guān)鍵的時鐘或信號同步部件，其性能直接影響到芯片邏輯的正確運行。在測試PLL
IP時，通常會有多個測試項目，如頻率測試、相位噪聲、鎖定時間、穩(wěn)定性、誤差和漂移等。

但在SoC的ATE測試中，CP階段通常只進行PLL頻率和鎖定測試。

那么DFT如何產(chǎn)生PLL 測試pattern，以及ATE如何根據(jù)這些pattern進行PLL測試？

DFT（Design For Test）是用于生成測試pattern以檢測芯片功能和性能的技術(shù)。在生成PLL（Phase-Locked Loop）測試pattern的過程中，DFT通過使用特定的算法和測試向量來生成測試pattern。這些測試pattern旨在模擬PLL在不同條件下的行為，以確保芯片的PLL功能正常。

ATE（Automated Test Equipment）是一種用于自動測試芯片性能和功能的設(shè)備。在測試PLL時，ATE會使用由DFT生成的測試pattern來模擬芯片的輸入，并監(jiān)控芯片的輸出以檢查其功能是否正常。

這里的pattern指的是用于測試PLL的特定數(shù)據(jù)序列。這些數(shù)據(jù)序列在測試過程中被發(fā)送到芯片的輸入管腳，并在芯片的輸出管腳比較相應(yīng)的輸出數(shù)據(jù)序列。通過比較預(yù)期輸出和模擬輸出，ATE可以判斷PLL是否正常工作。

總之，DFT通過生成測試pattern來模擬PLL的行為，ATE使用這些測試pattern來測試芯片的功能，并比較預(yù)期輸出和模擬輸出以判斷芯片是否正常工作。

DFT 產(chǎn)生 PLL 向量

DFTer 每條PLL向量配置要求：（參考下圖）

?a） JTAG配置多個PLL為對應(yīng)的待測頻點。

?b） 配置Div系數(shù)為最大，盡可能降低輸出時鐘的頻率。

?c） LOCK信號在TDO串行移出觀測或者復(fù)用到IO上。

?d） 切換IO復(fù)用后，PLL div 信號將會輸出到對應(yīng)GPIO上。

PLL輸出頻率的要求：10M~50M之間。 WHY？

1.上限受限于GPIO，在高于50M時，GPIO的輸出特性隨頻率升高而減弱，最好低于50M。（機臺PS1600最高1.6G采樣頻率，不需要考慮奈奎斯特頻率的限制。）

1.下限需要考慮到不同測試方法的測試時間的影響，比如給一個32K的鐘，機臺需要構(gòu)造更長的采樣向量。