在前面的系列文章中，已基本闡述了Pipeline中的用法，本篇做個(gè)總結(jié)，重點(diǎn)針各方法的優(yōu)先級(jí)

》last Win

無論是SystemVerilog還是SpinalHDL,都有Last valid assignment wins的語法特征。如在SpinalHDL-Doc中所描述：

// Every clock cycle evaluation starts here
val paramIsFalse = false
val x, y = Bool() // Define two combinational signals
val result = UInt(8bits) // Define a combinational signal

result := 1
when(x) {
result := 2
when(y) {
result := 3
}
}
if(paramIsFalse) { // This assignment should win as it is last, but it was never elaborated
result := 4// into hardware due to the use of if() and it evaluating to false at the time
}

對(duì)應(yīng)的真值表是：

那么在使用pipeline中，你可能會(huì)這么來寫：

when(cond1){
haltIt()
}
when(cond2){
spawnIt()
}

參照上面所述的Lastvalid assignment wins的語法特征，你可能認(rèn)為spawnIt的優(yōu)先級(jí)是高于haltIt的～

然而，并非如此。

Pipeline的構(gòu)建并不是我們?cè)谥苯訕?gòu)建，而是我們描述了流水線的規(guī)則之后交由Pipeline的build函數(shù)來搭建起整個(gè)的流水線結(jié)構(gòu)。既然不是我們直接搭建電路，那么就要注意下在流水線構(gòu)建過程中這些方法的優(yōu)先級(jí)了。

回到Pipeline的組成結(jié)構(gòu)：

Pipeline包含Stage和Connection兩大主體。在Pipeline的build構(gòu)建中，分別對(duì)應(yīng)了Internal Connection及InInterconnect Connection兩部分。

》Internal Connection中的優(yōu)先級(jí)

來看下在Pipeline中關(guān)于Internal Connection的處理：

在之前的文章系列中已基本分析了每個(gè)小單元的用法(forks暫時(shí)不考慮)。對(duì)于每一級(jí)Stage，默認(rèn)情況下Stage的output端口和input端口是直連的。而后自上到下對(duì)應(yīng)的API處理分別是：

spawnIt

flushIt(root為true)

throwIt(root為true)

haltIt

按照Last valid assignment wins的原則，那么上面對(duì)應(yīng)的API則是優(yōu)先級(jí)從高到低的。

》Interconnect Connection中的優(yōu)先級(jí)

這里還是以Pipeline中常用的M2S為例來看待Interconnect Connection中的處理方式：

這里我們要區(qū)分來看：

m.ready存在(對(duì)應(yīng)前一級(jí)Stage的output.ready)

m.ready不存在

先來看m.ready不存在的場(chǎng)景。當(dāng)m.ready不存在時(shí)，上面的處理流程牽涉到的API有：

flushIt(line30)

flushNext(line31)

按照Last valid assignment wins的原則，那么上面對(duì)應(yīng)的API則是優(yōu)先級(jí)從高到低的。

而當(dāng)m.ready存在時(shí)，則牽涉到的API有：

throwIt(line19)

flushIt(line 30)

flushNext(line 31)

按照Last valid assignment wins的原則，那么上面對(duì)應(yīng)的API則是優(yōu)先級(jí)從高到低的。

》寫在最后

對(duì)于SpinalHDL Pipeline這個(gè)“勇者的游戲”系列，至此基本總結(jié)的差不多了。寫文章相比于看代碼還是要費(fèi)事一些。對(duì)于Pipeline這個(gè)系列，最開始驅(qū)使我去研究來源于想對(duì)Cache的了解，看著dolu的代碼如看天書。不得不說Pipeline的這個(gè)設(shè)計(jì)簡(jiǎn)直“驚為天人”！對(duì)于邏輯設(shè)計(jì)來講無非兩大核心：狀態(tài)機(jī)，流水線。在看Pipeline之前覺得這個(gè)Lib真抽象，真正看完分析后覺得真香，之前自己的設(shè)計(jì)簡(jiǎn)直太Low了，這里簡(jiǎn)直把高效描述電路發(fā)揮到了極致～

審核編輯：劉清