在今年的 DesignCon 2023 活動中,美光科技(Micron)展示了所有關(guān)于 DDR5 設(shè)計挑戰(zhàn)的演講,例如DRAM 內(nèi)部對決策反饋均衡器 ( DFE )的需求。西門子EDA(Siemens EDA)和 Micron 聯(lián)手撰寫了一份關(guān)于該主題的 25 頁詳細(xì)白皮書,我能夠從這篇短文中歸納出一些要點。
DDR5 規(guī)范于 2020 年推出,數(shù)據(jù)傳輸帶寬為 3200MT/s,需要均衡 (EQ) 電路來解決通道損傷問題。
DFE 旨在克服符號間干擾 ( ISI ) 的影響,美光的設(shè)計人員必須考慮 DRAM DFE 中的時鐘、Rx 眼圖評估、誤碼率 (BER) 和抖動分析。IBIS-AMI模型用于對 DDR5 行為以及 EDA 工具統(tǒng)計仿真流程進(jìn)行建模。
DDR5 規(guī)范的一部分是 DRAM Rx 內(nèi)部的 4-tap DFE,DFE查看過去接收的數(shù)據(jù)比特,以消除比特位中的任何ISI。DFE首先應(yīng)用一個電壓偏移來消除ISI,然后限幅器將當(dāng)前位量化為高位或低位。EETOP編譯自semiwiki
DDR5 規(guī)范中的典型 4-tap DFE
對于 DDR5,時鐘是差分選通信號(DQS_t、DQS_c),并且它沿著單端數(shù)據(jù)信號 (DQ) 轉(zhuǎn)發(fā)到 Rx。DQS 信號被緩沖,然后扇出到最多 8 個 DQ 鎖存器的時鐘輸入,從而導(dǎo)致時鐘樹延遲。
DQS 時鐘樹延遲
最大眼圖高度為 95mV,最大眼圖寬度為 0.25 單位間隔 (UI),或僅為 78.125ps。使用統(tǒng)計方法測量 1e-16 的 BER 是最實用的。
IBIS 模型已用于多代 DDR 系統(tǒng),支持端到端系統(tǒng)仿真,但從 DDR5 開始添加 EQ 功能和 BER 眼圖模板要求,人們尋求新的仿真模型和分析。通過 IBIS-AMI 建模,可以實現(xiàn)快速、準(zhǔn)確的 Si 仿真,可跨 EDA 工具移植,同時保護 IO 細(xì)節(jié)的 IP。IBIS-AMI支持統(tǒng)計和逐位仿真模式,統(tǒng)計流程如下所示。
統(tǒng)計仿真流程
這個流程的結(jié)果是一個統(tǒng)計學(xué)上的眼圖,可用于測量不同誤碼率水平下的眼圖輪廓。
DDR5仿真實例
使用 Micron 提供的 DQ 和 DQS IBIS-AMI 模型在HyperLynx LineSim工具中對 DDR5 仿真進(jìn)行建模,以下是系統(tǒng)原理圖。
DDR5系統(tǒng)原理圖
EDA工具在指定的時鐘時間捕捉波形,其中時鐘時間內(nèi)的時序不確定性被轉(zhuǎn)移到所產(chǎn)生的輸出眼圖中,在限幅器及其時鐘量化之前重建電壓和時序裕量。
Variable clock times
DQS 和 DQ 時序不確定性都會影響眼圖,類似于時序裕度。圖 A 顯示注入到 DQ 信號的抖動,圖 B 顯示注入到 DQS 信號的抖動。DQ(紅色)和 DQS(綠色)抖動一起顯示在圖 C 中。
Timing bathtub curve
甚至可以對各種組合中的 DQ 信號和 DQS 信號進(jìn)行正弦抖動效應(yīng)建模,以查看 BER 和時序浴盆曲線結(jié)果。DDR5 具有 Rj、Dj 和 Tj 測量,而不是周期和周期間抖動測量??梢?a href="http://www.delux-kingway.cn/analog/" target="_blank">模擬 Rx 和 Rj 值對 BER 圖的影響以及bathtub curve時序。
數(shù)據(jù)上的 Rx Rj 與數(shù)據(jù)和時鐘組合的比較
超越線性和時不變 (LTI) 建模,多重邊沿響應(yīng) (MER) 技術(shù)使用一組上升沿和下降沿。通過定制的高級 IBIS-AMI 流程,它對每個 MER 邊緣執(zhí)行統(tǒng)計分析,然后將組合效果疊加到輸出眼圖中。
逐位高級仿真結(jié)果
在建模中添加 2% 的 Tx Rj 值可顯示更真實的 BER 降級圖結(jié)果。
總結(jié)
信號完整性效應(yīng)主導(dǎo) DDR5 系統(tǒng)的設(shè)計,因此要獲得準(zhǔn)確的結(jié)果,需要對所有新的物理效應(yīng)進(jìn)行詳細(xì)建模。Rx AMI 模型的 IBS-AMI 規(guī)范已更新為使用轉(zhuǎn)發(fā)時鐘。Micron 展示了他們?nèi)绾问褂脮r鐘 DDR5 模擬流程來模擬新效應(yīng),包括非 LTI 效應(yīng),并實現(xiàn) 1e-16 及以下的 BER 模擬。
-
接收器
+關(guān)注
關(guān)注
14文章
2482瀏覽量
72263 -
仿真
+關(guān)注
關(guān)注
50文章
4130瀏覽量
134079 -
時鐘
+關(guān)注
關(guān)注
11文章
1748瀏覽量
131874 -
DDR5
+關(guān)注
關(guān)注
1文章
431瀏覽量
24227
發(fā)布評論請先 登錄
相關(guān)推薦
DDR5內(nèi)存與DDR4內(nèi)存性能差異
DDR5內(nèi)存的工作原理詳解 DDR5和DDR4的主要區(qū)別
揭秘DDR5的讀寫分離技術(shù)奧秘
![揭秘<b class='flag-5'>DDR5</b>的讀寫分離技術(shù)奧秘](https://file1.elecfans.com/web1/M00/F5/0C/wKgaoWc1a12APRFnAAAcAuGM4ZY781.png)
無線時鐘接收器怎么連接
無線時鐘接收器串頻怎么回事
Rambus推出DDR5客戶端時鐘驅(qū)動器
Rambus推出DDR5客戶端時鐘驅(qū)動器,將業(yè)界領(lǐng)先的內(nèi)存接口芯片產(chǎn)品擴展到高性能 PC領(lǐng)域
![Rambus推出<b class='flag-5'>DDR5</b>客戶端<b class='flag-5'>時鐘驅(qū)動器</b>,將業(yè)界領(lǐng)先的內(nèi)存接口芯片產(chǎn)品擴展到高性能 PC領(lǐng)域](https://file1.elecfans.com/web2/M00/05/76/wKgaombP4TGAdKjgAAaWe8NG8pE204.png)
Introspect DDR5/LPDDR5總線協(xié)議分析儀
DDR5內(nèi)存條上的時鐘走線
![<b class='flag-5'>DDR5</b>內(nèi)存條上的<b class='flag-5'>時鐘</b>走線](https://file1.elecfans.com/web2/M00/FC/D5/wKgZomaWQpaAYIrMAABOMHbqw70542.png)
0706線下活動 I DDR4/DDR5內(nèi)存技術(shù)高速信號專題設(shè)計技術(shù)交流活動
![0706線下活動 I <b class='flag-5'>DDR</b>4/<b class='flag-5'>DDR5</b>內(nèi)存技術(shù)高速信號專題設(shè)計技術(shù)交流活動](https://file.elecfans.com/web2/M00/27/37/poYBAGHBmA2AD7e7AAAahjWuYP4250.jpg)
瀾起科技率先試產(chǎn)DDR5時鐘驅(qū)動器( CKD )芯片
瀾起科技宣布在業(yè)界率先試產(chǎn)DDR5第一子代時鐘驅(qū)動器芯片
瀾起科技DDR5一代時鐘驅(qū)動器芯片試產(chǎn)成功
DDR5測試技術(shù)更新漫談
![<b class='flag-5'>DDR5</b>測試技術(shù)更新漫談](https://file1.elecfans.com//web2/M00/C6/81/wKgZomYKK8CAWNOQAACQvAtE8F875.webp)
DDR5內(nèi)存接口芯片組如何利用DDR5 for DIMM的優(yōu)勢?
![<b class='flag-5'>DDR5</b>內(nèi)存接口芯片組如何利用<b class='flag-5'>DDR5</b> for DIMM的優(yōu)勢?](https://file1.elecfans.com/web2/M00/C4/AA/wKgZomX2TPaAVvEGAAAgz1O032Y488.png)
評論