今天想來(lái)聊一下芯片設(shè)計(jì)中的一個(gè)重要macro——PLL，全稱Phase lock loop，鎖相環(huán)。我主要就介紹一下它是什么以及它是如何工作的。

芯片的時(shí)鐘可以自己產(chǎn)生，可以由幾個(gè)反相器接在一起構(gòu)成一個(gè)簡(jiǎn)單的振蕩器產(chǎn)生時(shí)鐘，它的頻率可以到很快的速度，但是時(shí)鐘周期卻沒(méi)那么固定，一會(huì)快一會(huì)慢的。

而從芯片外面來(lái)的晶振一般具有穩(wěn)定的時(shí)鐘周期，但頻率只能是在兆赫茲的量級(jí)。PLL就是利用外部晶振作為參考時(shí)鐘，來(lái)輸出一個(gè)周期穩(wěn)定的高頻率的時(shí)鐘，這個(gè)時(shí)鐘供芯片的時(shí)序電路使用。

可以說(shuō)PLL是整個(gè)芯片的源頭，從PLL出來(lái)的時(shí)鐘我們認(rèn)為就是干凈的、后端可以直接用的時(shí)鐘了。

最基本的PLL構(gòu)成如下：它有一個(gè)最主要的元件——壓控振蕩器VCO，VCO的振蕩頻率是隨著輸入電壓變化的，它的輸出就是整個(gè)PLL的輸出，也就是我們最終拿到的時(shí)鐘。

而VCO的輸出也會(huì)由一個(gè)反饋電路接回PLL，經(jīng)過(guò)除頻電路得到一個(gè)與外部晶振頻率差不多的時(shí)鐘信號(hào)，而后比較他們二者的相位。

如果晶振相位稍快，就把VCO輸入電壓調(diào)低，如果晶振相位稍慢，就把VCO輸入電壓調(diào)高，這樣就可以根據(jù)輸入晶振反饋調(diào)整VCO的輸出，從而得到穩(wěn)定的高頻時(shí)鐘信號(hào)。

這只是PLL基本思想，實(shí)際實(shí)現(xiàn)起來(lái)，需要有一個(gè)電荷泵調(diào)整VCO的輸入，而VCO的輸入也需要濾掉諧波，如果不過(guò)濾的話反映到最終時(shí)鐘上就是時(shí)鐘抖動(dòng)了。

從上面的簡(jiǎn)單介紹就可以看出，PLL是一個(gè)模擬器件，所以他本質(zhì)上對(duì)噪聲和干擾特別敏感，現(xiàn)在做PLL的重要課題之一就是如何減弱噪聲影響。

一般后端在物理實(shí)現(xiàn)的時(shí)候，也會(huì)對(duì)PLL做額外的特殊照顧，盡量減弱干擾。PLL就類似芯片中的心臟，用以供給跳動(dòng)的時(shí)鐘。

但是在數(shù)字電路中照顧模擬器件的噪聲干擾是十分復(fù)雜、困難的一件事，需要考慮很多東西。首先在PLL內(nèi)部，就需要采用類似差分電路的方法來(lái)做VCO，當(dāng)然這是最基本的，但是更多方法我也不太了解。

在PLL外面，我們也會(huì)加很大的blockage，還有加很強(qiáng)壯的shielding等，PG供電也是怎么強(qiáng)怎么來(lái)，還有等等一系列額外的QoR檢查、ESD檢查等?？傊痪湓?，就是會(huì)犧牲很大的代價(jià)也要把PLL的抗噪聲做好。