引言：基于K7+C665x為核心的電路板中用到了DDR3存儲(chǔ)芯片，現(xiàn)將FPGA外接DDR3時(shí)硬件設(shè)計(jì)中的一些心得做一個(gè)簡(jiǎn)單的分享。

1. DDR3與K7-410T互聯(lián)設(shè)計(jì)

在數(shù)據(jù)速率帶寬約束方面，DDR3運(yùn)行速度受限于其與K7-410T FPGA互聯(lián)的I/O Bank 管腳以及FPGA器件的速度等級(jí)。如下表所示，當(dāng)FPGA選定時(shí)，如需DDR3運(yùn)行最大工作頻率時(shí)，需要將DDR3互聯(lián)至FPGA的HP I/O Bank上，同時(shí)也要將Vccaux_io的供電電壓調(diào)整為2.0V。

表1、FPGA I/O支持DDR3外設(shè)最大接口數(shù)據(jù)速率

DDR3本身可以互聯(lián)至普通的HR I/O Bank上，但是速度性能是下降的，通常在互聯(lián)時(shí)會(huì)將DDR3互聯(lián)至HP I/O Bank上，以保證器件性能發(fā)揮至最佳。

2. DDR3與K7-410T原理圖設(shè)計(jì)

在確定好將DDR3連接至HP Bank上后，在具體原理圖設(shè)計(jì)時(shí)，可以在Xilinx官網(wǎng)下載一份Pinout資料，如下圖所示。

圖1：FPGA Pintout下載

在下載的pinout.csv文件中，可以方便的查看IO所在的存儲(chǔ)器Byte組，Bank以及I/O類型等，如下圖所示。圖中存儲(chǔ)器Byte一個(gè)Bank內(nèi)按照T0、T1、T2、T3劃分，除了DQS，同一一個(gè)Tx組內(nèi)的DQ IO是可以互換的。

圖2：FPGA Pintout文件內(nèi)容

在繪制原理圖時(shí)，可以先按照Byte組來(lái)進(jìn)行IO放置，最終IO的放置，還要根據(jù)PCB工程師布線的便利性，在同一個(gè)Tx組內(nèi)進(jìn)行調(diào)整。有兩點(diǎn)需要注意的：

1）DDR3管腳IO的分配強(qiáng)烈建議通過(guò)Vivado軟件例化DDR3 IP核驗(yàn)證FPGA IO分配的正確性！

2）如果DDR3所在的BANK上有其他外設(shè)IO，也要一起驗(yàn)證IO，確保滿足IO bank電平兼容性。

DDR3的 CLK_P/CLK_N時(shí)鐘建議放置在FPGA芯片_SRCC或者_(dá)MRCC專用時(shí)鐘管腳上，以保證時(shí)鐘最佳性能。DDR3地址信號(hào)及控制信號(hào)放在DQ臨近的HP Bank上即可。本設(shè)計(jì)中，DDR3 DQ數(shù)據(jù)組放置在HP Bank32上，時(shí)鐘、地址及控制信號(hào)放置在HP Bank33上。如下圖所示。

圖3：FPGA DDR3 DQ數(shù)據(jù)組

圖4：FPGA DDR3 時(shí)鐘、地址及控制組

圖5：DDR3 原理圖設(shè)計(jì)

3. DDR3與K7-410T 互聯(lián)PCB版圖設(shè)計(jì)

關(guān)于DDR3的PCB設(shè)計(jì)，需要遵循一些設(shè)計(jì)規(guī)則，主要包括PCB層疊設(shè)計(jì)、DDR3布局（含阻容器件）、走線阻抗約束、等長(zhǎng)處理等。 這個(gè)項(xiàng)目中設(shè)計(jì)采用：XC7K410T-FFG900，F(xiàn)PGA外掛兩片4Gbit，DDR3：MT41K256M16HA-107IT。PCB采用Fly-by布線，數(shù)據(jù)總位寬32bit，共用地址、控制、時(shí)鐘。FPGA及外設(shè)DDR3走線如下圖所示。

圖6：整體布線

圖7：數(shù)據(jù)組1



圖8：數(shù)據(jù)組2



圖9：地址/控制組1



圖10：地址/控制組2



圖11：地址/控制組3

DDR3布線相對(duì)不復(fù)雜，有幾點(diǎn)要注意：

1）PCB布局要合理，濾波電容放置要合理，便于PCB走線；

2）PCB走線需要進(jìn)行阻抗控制；

3）PCB層疊可以自己設(shè)計(jì)或者讓PCB制版廠提供，根據(jù)自己的阻抗，線寬，BGA間距等要求；

4）VREF參考電壓走線要≥20mil；

5）DQ/DQS/DM信號(hào)組要有完整的參考電源層，控制線、地址線、時(shí)鐘線也應(yīng)一樣，避免跨參考分割帶來(lái)信號(hào)完整性問(wèn)題。

審核編輯：劉清